来源：真视界
这些天看了不少讲国内EDA情况的帖子，有客观的也有极其离谱的，作为一名从业十余年的芯片设计工程师，我以一线从业者的角度来谈谈我们在实际工作中的EDA软件使用情况究竟是怎样的吧。
先回答个很常见的问题：没有了美国的EDA，我们是不是芯片都不能做了？这也是促成我写这篇文章的因素之一吧。
我的简要回答是：180nm/350nm以上的部分老工艺线是可以用破解版或国产替代版继续做的，但深亚微米级130nm/90nm开始就很难离得开正版授权了,越往下越难，到了22nm以下，就完全不可能了。
和大家熟知的office, autocad等工具类软件不一样，这种软件很纯粹，脱机都可以用，完了打印出来就可以；芯片EDA工具软件的最大特点是它与芯片代工厂具有高度的绑定关系，因为我们设计时，是需要代工厂提供数据包的,称之为PDK，包含了诸如晶体管，MOS管，电阻电容等基础器件或反向器，与非门，或非门，锁存器，寄存器等逻辑单元的基本特征信息，这个数据包会不断优化，更新频繁，同时对EDA软件有绑定及校验的作用，一般只支持当前最新版的工具。
没软件，哥用手画不一样吗? 当年原子弹氢弹就是手算的呀。。
好的，首先我必须要讲明白为啥必须要使用自动化设计软件(EDA)，否则我后面都是白说, 这部分懂的同学请直接往后拉，从第二部分开始看。文章有点长，受不了的请直接看第四段。
文章分五个部分：
一.为什么要用EDA;
二.EDA圈子的那些事；
三 .不得不提的IP
四.破局
一. 为什么要用EDA？
EDA，Electronic design automation，中文叫电子设计自动化。
最早的集成电路是用手工做的，因为就几个管子，前端可以手工完成其功能的计算，后端版图就根据电路图，将管子，连线用笔转移为几何图形，画出胶带（算是掩膜的老祖宗），因为管子少，线也简单，所以不容易出错。这是60年代——70年代中期的事情。（国内有些公司十年前都还在用，不知道现在如何。）
但是，到了几十个，几百个器件或单元的时候就不行了，肉眼非常容易出错。
比如这种：整个模块也就五百多个管子吧，截了大概5%的区域出来，这个人手工怎么做呢，做完怎么保证百分百不会错呢，如果用自动布局布线工具，大概也就几秒就运行出来了，而且不会错。
数字网表导出来的电路图
这个自动布局布线出来的版图，用了7层金属，上千条毫无规律的线，试问怎么去画？怎么去查？
数字版图
这是目前比较典型的一个SOC（system on chip）芯片（CPU就是SOC的一种）的图，里边包含了数字电路也包含了模拟电路IP，上面这个数字版图的截图，可能只是下面这个完整版图的千分之一，甚至更少，你要知道最古老的SOC里的晶体管都是千万级以上，现在的个数更是动辄就是几亿，甚至上十亿：
典型的SOC示意图
一条线连错了，可能整个产品的功能就变了，也就是你花几千万，只能得到一堆人都砸不了的板砖。之前所有投入全部打水漂。一般来说制程越先进，制造和研发费用愈来愈昂贵，哪怕是很老的0.5um, 0.35um的工艺，虽说只要几十万，几百万，但那也是钱哪，更别说到了28nm下制程动辄都是千万级美元的费用，10nm，7nm更是亿级美元了，流几次片没成功直接倒闭的公司数不胜数。所以必须使用计算机来辅助设计！
二. EDA圈子的那些事
EDA的选择
做了张脑图，大家先看下芯片的大致流程：
当然实际设计中会更为复杂，并随着制程的变小，会进一步加剧流程各环节的复杂度以及增加环节内部的新的验证项目，但大体还是以下步骤：前端设计和仿真——后端设计及验证——后仿真——signoff检查——数据交付代工厂(以gds的形式）
稍微解释一下几个重要概念：
Signoff, 中文翻译叫签核，比较抽象，简单说就是按厂家的默认设置要求做最后一次的规则验证，通常我们在设计的时候，会将厂家要求的标准提高一些来做。
后端设计：可以理解为将电路从器件符号形式转为几何图形形式，以指导掩膜版的设计。
然后，我把设计流程里各个环节能用且好用的软件列一下（可以看到基本都是Cadence, Synopsys, Mentor三家的产品）：
模拟及混合信号类（包括模拟前端设计及仿真，模拟后端设计及验证，芯片后仿真）：
电路及版图设计工具：Virtuoso (Cadence)， 0.18um,0.35um等老工艺可以用L-edit.(这个不受限）
版图物理验证工具：Calibre(Mentor)，老工艺还能用Assura(Cadence)，dracura（Cadence,更老,十几年前刚毕业那会儿用过）
版图参数提取工具：Star-RC(synopsys), Calibre XRC(Mentor),QRC（Cadence）
电路仿真工具：Hspice(Synopsys) ，Spectre(Cadence)， ALPS(华大九天，中国）
数字及SOC类（数字前端，数字后端，验证，仿真）：
RTL综合工具 ：DC(Design compiler，Synopsys)
仿真验证工具：VCS(Synopsys), ModelSim(Mentor),Incisive,Indago, MDV,VIP(Cadence)
数字后端设计工具：ICC(Synopsys)，Innovus/Encounter(Cadence) 还有180nm制程可用的老掉牙的Astro( synopsys).
DFT工具：DFT Compiler (Synopsys)
物理验证工具：ICV（Synopsys）PVS(Cadence), Calibre(Mentor)
signoff 时序/噪声/功耗分析工具：Prime time, PT(synopsys),PrimeRail(Synopsys) ,redhawk Fusion(Synopsys, 这套flow产品的核心redhawk是ansys的产品，ansys为s家战略合作），Totem(Ansys, 美国）
PCB:
Allegro(Cadence) ：这个还好，不更新也没太大个问题。
这里再简单说下国内的EDA情况，反向提图抄袭软件其实是走在世界前列的，芯X景（据说还要上市圈钱），客户除了早就被拉黑的外，都不敢说用了他家产品，怕吃官司，这种不值得提倡，因为他们干的事早已超出了他们所宣称的只用于合理学习的底线；
正向设计里目前真正得到认可的只有华大九天（我为他们点个赞），但主要是模拟产品上，具体的说是模拟电路的仿真工具（ALPS），再细化下是电源类产品的仿真上，有他们的独到及NB之处，他们也有对标 virtuoso的兼容性产品Aether，但是得在成熟工艺下用。国内的EDA依然处于一个辅助角色状态，还有很长很长的路要走。
可以这么说，世界上所有的芯片设计公司，不管你是5nm还是350nm吧，无论你多NB，多逆天，肯定采用了这三家的至少一种软件，哪怕是盗版 。
设计平台化产品闭环
Synopsys和Cadence一贯的发展战略是平台性发展，也就是说并不是某个环节的设计软件强，而是从前端设计-前仿真/验证-后端设计-后端验证仿真直到流片的整套产品都很强，并形成设计的闭环，比如synopsys的Milkway， Cadence的OA(OpenAccess)。。粗略的说，模拟/数模混合芯片设计用cadence平台，数字芯片设计采用synopsys平台，当然实际并非如此绝对，有一定的交叉使用情况。。对于客户来讲，他们自然会倾向于平台化的EDA的采购，而不是分门别类的买，因为省事就意味着省钱啊，除非你的某项产品极其NB，比如Mentor的功能或物理验证产品,Ansys家的功耗分析软件，那确实厉害,尤其是物理验证C,S两家真干不过，已经是全球所有代工厂公认的金标准，也迫于垄断压力收不了，那只能战略合作。
与工艺厂的捆绑 （EDA联盟+IP联盟）
然后呢，EDA的垄断还体现在于工艺厂的捆绑上，工艺厂早期要进行工艺研发，势必也要进行器件，简单功能芯片的设计，要设计就得基于eda设计平台支持，这时候Synopsys, Cadence等EDA公司就来送温暖了，他们甚至会免费直接帮你设计多种基础IP, 各种规模的功能IP以扩充你的IP库，IP库越大越全，对客户的吸引力也就越大，win-win；在功能验证，物理验证环节，则有Mentor的一席之地，物理验证会贯穿并频繁往返于后端设计的全流程，对于软件的效率和可视化要求很高，这点calibre做得非常好。另外EDA供应商还会给学校客户优惠价甚至免费，其目的也很明显，培养用户习惯，除非学校也是光荣的上了美帝黑名单。
也就是：EDA 工具+IP授权的捆绑。
这样一整，进入投产阶段后，工艺厂发给客户的PDK设计包自然也只能支持 Synopsys, Cadence，Mentor的了，其他的EDA替代品，多在兼容性上做功，并且无法提供平台化产品，加上兼容和原生，在时效及使用上都有很大的差异。。一旦做强了还面临着Cadence,Synopsys的收购/绞杀威胁。还是那句话，人家提供的是平台，除非你能像Mentor那样提供整套验证平台也可。
三. 不得不提的 IP
EDA说完了，再说说IP，IP对于今天SOC设计的重要性不用赘述了， Synopsys, Cadence的另一个杀手锏级的垄断产品：接口类IP，这是每一颗SOC必不可少的东西，比如：高速SerDes, ethernet以太网，PCIE, CPRI, SATA，USB,Type-C，MIPI, HDMI,DP...还有DDR; 如下图所示，Synopsys 的IP业务在总营收里占第二。
Synopsys 2013~2018的产品及服务的营收占比
貌似从65nm开始吧，每一代工艺出来的早期基本只有Synopsys和Cadence两家可选，因为这两家是先进工艺研发的唯二工艺-产品的设计及验证平台，他们老早就进去了，至少是从设计PDK（芯片设计工具包）开始，产线开放后，陆续才会有其他IP供应商或自主研发的接口产品可用， 但到了14nm开始，除S,C两家外，很长时间基本只有rambus, aphawave，esilicon等公司的IP可用，rambus，esilicon是美国公司，alphawave是加拿大公司，加拿大你懂的，不过华为是他们的T1客户。。。但是7nm,5nm下，能做到所有类型的接口IP都提供的，还是只有Synopsys或Cadence。就在前天，Cadence发了款TSMC 7nm的超高速112G/56G 长距离SerDes,用于云数据中心和光网络芯片，5G基础设施的核心IP。SMIC14nm的10G多协议PHY IP也是他们独家的，5月14日发布的。
然后我来一张2019年半导体IP厂商TOP10榜单：
榜单中前三个就不说了：
SST：得益于NVM接口的流行，直接从十名开外， 冲到了第三。（总部美国加州）
imagination(一家被中资背景的美国私募控制的英国公司。。？？） ，其主要产品是GPU IP，国有化了，但这两年垮得很厉害；
Ceva（以色列） 主要是DSP；
Verisilicon（芯原，重点提一下，这家主要研发力量在中国，外面名气不大，但业内名气很大，很NB，作为研发力量主要在中国的公司，海外营收竟然占了70%+ ，不乏谷歌，Facebook、博世、亚马逊、英特尔、恩智浦，高通，华为这样的巨头客户。全球IP供应商排名里排第7，国家大基金和小米这两年都投了他们，昨天科创板上市已经过会了，是家中国公司。他们虽然技术储备不错，但体量偏小而且研发投入占比极大，所以财报不太好看，后面看资本注入后，有进一步扩张并做大的机会，看好他们厚积薄发。他们的重要布局是Globalfoudry, Samsung 22nm FDSOI产线的低功耗产品，是三星和GF的IP联盟中的战略合作伙伴。
Achronix(美国）, 主要是FPGA；
eMemory，看名字就知道memory。
四. 破局
下策：用盗版EDA。国内有公司这么干，省钱是一方面，主要还是因为上了黑名单，人家给钱也不卖，用盗版软件设计好，然后交给第三方代理公司处理，投片，然后交给厂家代工，但是这基本只能在0.18um甚至更高的制程的产品，65nm以下的产品基本上很难。（现在这种代理公司越来越少了，黑名单都快拉满了。）
我就不说这玩意儿不能破解了，我相信这世界上没有绝对无懈可击的防御体系，哪怕这几家的物理license manager体系设计几乎已经做到了世界最好。
主要原因还是我刚刚说的工艺厂和EDA利益绑定的问题，工艺厂的设计数据包（PDK），尤其是验证文件的更新非常频繁，尤其是新工艺，因为随着各种测试片，量产版的测试反馈，会不断的调整器件模型，设计规则，不断迭代，让良率达到最高，一个月一更的都见过，甚至是1.x版本直接升到2.x版，都不是0.0x这么微小迭代。这种幅度的更新让设计重来的都有。
几个顶级代工厂的工具基本都是用最新版本，所以放出来的更新PDK也是用最新版工具校验, 你老的工具很可能就得跟着更新，盗版根本来不及，也没什么人愿意干这种费力不讨好的事，所以能找到盗版的几乎都是老点的版本。除非是老工艺，比如台积电的0.18um，貌似七八年没更新了，因为已经完美了，就不存在过期这种问题。
比如说之前做28nm以下模拟设计，最早还能用virtuoso的ic6.16, 6.17，到后来成了ICADV122,直到现在只能用ICADV123, 验证就更快了，一年一代.比如这个Mentor 的Calibre，一年一个大更新，里边还有小更新，17年的是打不开19年的工具校验过的数据的，一个版本对应一批License（按个数卖）：
Mentor Calibre版本示意
这也是为啥license一般都是买短期的,也可以称之为租赁，终身买断的那是家里有钻石矿的。
如果对你停止了技术支持，那么也就意味着更新停止，License没停你老的可以接着用。当年中兴被封杀时，网上泄露出的Cadence群发邮件也提到过，但是实际上，我了解到的华为被制裁的没中兴那么惨，中兴当时是直接一刀下去的。而华为不是，因为美国想拿这事作为重要的谈判筹码，而不是直接毁掉筹码，终止谈判。
最后，你盗版设计好的数据，为什么得拿给第三方润一下（润笔费可不菲。），也是因为数据在制版前，工艺厂还会校验，因为license是与公司物理名称及专用license服务器网卡地址全部绑定的，数据来源不明的不会给你流片的。
有人说，那我们自己的工艺线呢，悄悄的不行嘛？芯片产业是个发展了几十年的全球化的链条，所谓的3+2结构，一家做不完全部环节。各种背景的人凑一堆玩一个游戏，最讲究的就是一个游戏规则，哪怕这个规则有问题，但是绝大多数的人愿意相信就没问题，比如常见的就是不能把客户数据偷去自己生产自己卖，或卖给其他公司；维护IP及工具联盟的利益，不接来历不明的单；一旦有人破坏规则，就会被全联盟抵制甚至出局。（就好比大家在玩中国象棋，你非得说悔棋可以或要用国际象棋的规则来玩。）
芯片3+2结构
中策上策：先打局部战争，不要一来就想整个大的，建立一个独有的体系，逆全球化是逆势而为，是特没谱才干的事。某国越封闭，咱们就越开放，让自己在全球体系有自己的位置，哪怕一开始微不足道。
扶持本土EDA的发展，但需要很长的路要走，技术壁垒，专利壁垒这种东西并不是砸钱就可以破掉的，华人工程师在美国本土被防得很死，尤其是在核心技术上；而且EDA这个行业很烧钱，未来回报远远比不上互联网行业，其总的市场规模也就100亿美元，这个只能靠扶持。另外，我再说一次，反向抄袭软件不在讨论之列，这种流氓盗版公司请让他死掉，他们是导致芯片行业恶性及下作竞争的推手（这些年因被抄袭而死掉的不少是国内的有技术有创新的初创公司），这是我的一贯观点。
但是，我们没必要一来就以彻底取代为目的，可以从局部突破，把某一类工具做到极致，比如现在华大九天的模拟产品仿真工具就是一个很好的突破口，想Ansys那样，成为工艺厂的金标准，人家想踢你都踢不掉，客户不答应啊。
EDA-IP-工艺厂需要协同发展，各司其职，让专业的人做自己最擅长的事，避免恶性竞争，才是效率最高的策略。在EDA还没起步的时候，就先为现有的能在世界上排上号的IP公司和代工厂，促成IP联盟，然后再带动EDA的发展。
有人说讲这些有啥用，是让我们认命，认怂，知难而退的意思吗？当然不是。
如何去应对危机？1.认清自己的优势和底线，去坚持它；2.认清自己的劣势与不足，去弥补它去纠正它或者暂时去绕过它。这才是面对危机时正确的处理方式，而不是一味的头脑发热要打要杀以及直接认输下跪，那都是莽夫和懦夫的行为。
分析形势有利于认清形势，认清了形势可以帮助勇者更好的迎难而上，寻求到务实而有效的突围方法，而不是盲目的如大炼钢铁般的劳民伤财，胡搅蛮干。相信无论革命先烈的长征胜利，还是两弹一星重大突破，乃至改革开放的巨大成就，这都不是脱离现实，只靠空喊口号，一腔热血得到的。掩耳盗铃才是最可耻的认输。
最后，感谢之前预告贴里的评论，我根据里边的不少问题，重组并补充了这篇文章的内容，不知道你们的疑问是否现在都得到了解答。感谢你们的关注和理解。有问题和BUG请直接提出，我以作修改。
如果没看到自己想看到的观点，张口就喷粪的请积点德，码字不易，敢说实话的不多。
未来智能实验室的主要工作包括：建立AI智能系统智商评测体系，开展世界人工智能智商评测；开展互联网（城市）云脑研究计划，构建互联网（城市）云脑技术和企业图谱，为提升企业，行业与城市的智能水平服务。
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