西工大数字集成电路实验

练习六 加法器的设计

一、使用与非门(NAND)、或非门(NOR)、非门(INV)等布尔逻辑器件实现下面的设计。

1、仿照下图的全加器，实现一个N位的减法器。要求仿照图1画出N位减法器的结构。

ABABABAB0123

图1 四位逐位进位加法器的结构

2、根据自己构造的N位减法器，写出减法器最差情况下的延迟Tsub(用Tcarry，Tsum来表示)。并进一步尝试用布尔器件的延迟Tnand、Tnor、Tinv来表示Tsub。

二、利用课本416页介绍的镜像加法器，实现16位的串行进位链路加法器。假设标准反相器(Wpmos=2 ，Wnmos=1)的本征延迟为Tp0=20ps，Tsum=120ps。(认为 1，并且所有的逻辑类型具有与反相器相同的本征延迟)

1、实现一个 16 位进位加法器，要求不进行进位链路中反相器的优化设置(其它延迟优化是要考虑的)，要求加法器在输入最差情况下的延迟小于3ns，试确定全加器中各管子尺寸。

2、实现一个16位进位加法器，要求优化进位链路中反相器设置，以达到最优的进位链路延迟，要求加法器在输入最差情况下的延迟小于3ns，试确定全加器中各管子尺寸。

VDD

VDD

A

"0"-Propagate

Ci

"1"-Propagate

A

B

A

Generate

B

B

Ci

AB

B

B

Kill

A

Co

A

BVDD

Ci

ABCiSCi

24 transistors

提示:假设出关键路径中相关门的尺寸系数。