always语句块一定条件写完整，否则电平触发，综合生成锁存器
task不可综合，主要用于仿真/验证
大部分都是并行执行的，只有begin end块中阻塞语句是串行
if-else和case的区别
if-else面积小，但时延（执行时间）大
case面积大，但delay小（会被转换为查找表lookup table）
Verilog学习记录-自用
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