动态数码管显示
原理图如下
RTL如下
顶层模块
`timescale 1ns / 1ps
module top_seg_led(input sys_clk , // 全局时钟信号input sys_rst_n, // 复位信号（低有效）output [5:0] seg_sel , // 控制数码管的亮灭output [7:0] seg_led // 控制数码管中的 8 个灯的亮灭
);wire [19:0] data; // 数码管显示的数值
wire [5:0] point; // 数码管小数点的位置
wire en; // 数码管显示使能信号
wire sign; // 符号位//例化动态数码管驱动模块
seg_led u_seg_led(.clk (sys_clk ), // 时钟信号.rst_n (sys_rst_n), // 复位信
)
