UART协议——FPGA代码篇

一.串口（UART）协议简介

UART 串口通信有几个重要的参数，分别是波特率、起始位、数据位、停止位和奇偶检验位，对于两个使用UART 串口通信的端口，这些参数必须匹配，否则通

起始位：表示数据传输的开始，电平逻辑为“0” 。
数据位：可能值有5、6、7、8、9，表示传输这几个bit 位数据。一般取值为8，因为一个ASCII 字符值为8 位。
奇偶校验位：用于接收方对接收到的数据进行校验，校验“1” 的位数为偶数(偶校验) 或奇数(奇校验)，以此来校验数据传送的正确性，使用时不需要此位也可以。
停止位：表示一帧数据的结束。电平逻辑为“1”。
波特率：串口通信时的速率，它用单位时间内传输的二进制代码的有效位(bit) 数来表示，其单位为每秒比特数bit/s(bps)。常见的波特率值有4800、9600、14400、38400、115200 等，数值越大数据传输的越快，波特率为115200 表示每秒钟传输115200 位数据。

二.串口发送端设计

（1）流程设计

当使能信号有效后拉高发送标志信号，标志模块进入发送过程；当发送完10个bit后，拉低发送标志信号，标志发送过程结束。使能信号有效时将要发送的数据寄存。

（2）verilog代码

// ** 功能 ： 1、基于FPGA的串口发送驱动模块；
//        2、可设置波特率BPS、主时钟CLK_FRE；
//        3、起始位1bit，数据位8bit，停止位1bit，无奇偶校验；                                                                                                                                             
//        4、每发送1个字节后拉高uart_tx_done一个周期，可用于后续发送多字节模块。                                                                                                                                             
// *******************************************************************************************************  module uart_tx
#(parameter  integer  BPS    = 9_600    ,  //发送波特率parameter   integer  CLK_FRE  = 50_000_000  //主时钟频率
)
(
//系统接口input       sys_clk      ,      //系统时钟input       sys_rst_n    ,      //系统复位，低电平有效
//用户接口  input  [7:0]   uart_tx_data  ,      //需要通过UART发送的数据，在uart_tx_en为高电平时有效input      uart_tx_en    ,      //发送有效，当其为高电平时，代表此时需要发送的数据有效
//UART发送  output  reg    uart_tx_done  ,      //成功发送1BYTE数据后拉高一个周期output   reg    uart_txd          //UART发送数据线tx
);//当发送使能信号到达时,寄存待发送的数据以免后续变化、丢失
always @(posedge sys_clk or negedge sys_rst_n)beginif(!sys_rst_n)uart_tx_data_reg <=8'd0;else if(uart_tx_en)              //要发送有效的数据uart_tx_data_reg <= uart_tx_data;    //寄存需要发送的数据      else uart_tx_data_reg <= uart_tx_data_reg;
end    
//当发送使能信号到达时,进入发送过程
always @(posedge sys_clk or negedge sys_rst_n)beginif(!sys_rst_n)tx_state <=1'b0;  else if(uart_tx_en)                        tx_state <= 1'b1;            //发送信号有效则进入发送过程//发送完了最后一个数据则退出发送过程    else if((bit_cnt == BITS_NUM - 1'b1) && (clk_cnt == BPS_CNT - 1'b1))    tx_state <= 1'b0;                                              else tx_state <= tx_state;  
end//发送数据完毕后拉高发送完毕信号一个周期，指示一个字节发送完毕
always @(posedge sys_clk or negedge sys_rst_n)beginif(!sys_rst_n)uart_tx_done <=1'b0;//发送数据完毕后拉高发送完毕信号一个周期     else if((bit_cnt == BITS_NUM - 1'b1) && (clk_cnt == BPS_CNT - 1'b1))                                             uart_tx_done <=1'b1;                    else uart_tx_done <=1'b0;
end
//进入发送过程后，启动时钟计数器与发送个数bit计数器
always @(posedge sys_clk or negedge sys_rst_n)beginif(!sys_rst_n)beginclk_cnt <= 32'd0;bit_cnt <= 4'd0;endelse if(tx_state) begin                    //在发送状态if(clk_cnt < BPS_CNT - 1'd1)begin            //一个bit数据没有发送完clk_cnt <= clk_cnt + 1'b1;              //时钟计数器+1bit_cnt <= bit_cnt;                  //bit计数器不变end          else begin                        //一个bit数据发送完了  clk_cnt <= 32'd0;                  //清空时钟计数器，重新开始计时bit_cnt <= bit_cnt+1'b1;              //bit计数器+1，表示发送完了一个bit的数据end          end          else begin                          //不在发送状态clk_cnt <= 32'd0;                             //清零bit_cnt <= 4'd0;                              //清零end
end
endmodule

（3）前仿真代码

`timescale 1ns/1ns  //定义时间刻度module tb_uart_tx();reg       sys_clk      ;      
reg       sys_rst_n    ;      
reg [7:0]    uart_tx_data  ;
reg       uart_tx_en    ;wire        uart_txd    ;parameter  integer  BPS   = 'd230400    ;      //波特率
parameter  integer  CLK_FRE = 'd50_000_000  ;      //系统频率50Mlocalparam  integer  BIT_TIME = 'd1000_000_000 / BPS ;  //计算出传输每个bit所需要的时间initial begin  sys_clk <=1'b0;  sys_rst_n <=1'b0;    uart_tx_en <=1'b0;uart_tx_data <=8'd0;        #80                     //系统开始工作sys_rst_n <=1'b1;#200@(posedge sys_clk);uart_tx_en <=1'b1;  uart_tx_data <= ({$random} % 256);    //发送8位随机数据#20  uart_tx_en <=1'b0;#(BIT_TIME * 10)              //发送1个BYTE需要10个bit#200 $finish;                //结束仿真
endalways #10 sys_clk=~sys_clk;          //定义主时钟，周期20ns，频率50M//例化发送驱动模块
uart_tx #(.BPS      (BPS      ),    .CLK_FRE    (CLK_FRE    )    
)  
uart_tx_inst(  .sys_clk    (sys_clk    ),      .sys_rst_n    (sys_rst_n    ),.uart_tx_data  (uart_tx_data  ),      .uart_tx_en    (uart_tx_en    ),    .uart_tx_done  (uart_tx_done  ),    .uart_txd    (uart_txd    )  
);endmodule

（3）结果

三.接收端设计

（1）流程设计

串口的传输是以起始位开始的，而起始位是将数据线拉低，所以我们需要捕捉数据线的下降沿，将接收数据线打拍3次，捕捉其下降沿。当捕捉到接收数据线的下降沿，拉高接收标志信号，标志模块进入接收过程；当接收完10个bit后，拉低接收标志信号，标志接收过程结束。

（2）verilog代码

module uart_rx
#(parameter  integer  BPS    = 9_600    ,    //发送波特率parameter   integer  CLK_FRE  = 50_000_000    //输入时钟频率
)  
(  
//系统接口input         sys_clk      ,      //50M系统时钟input         sys_rst_n    ,      //系统复位
//UART接收线  input         uart_rxd    ,      //接收数据线
//用户接口  output reg       uart_rx_done  ,      //数据接收完成标志，当其为高电平时，代表接收数据有效output reg [7:0]  uart_rx_data        //接收到的数据，在uart_rx_done为高电平时有效
);assign  neg_uart_rxd = uart_rx_d3 & (~uart_rx_d2);  //捕获数据线的下降沿，用来标志数据传输开始//将数据线打3拍，作用1：同步不同时钟域信号，防止亚稳态；作用2：捕获下降沿
always@(posedge sys_clk or negedge sys_rst_n)beginif(!sys_rst_n)beginuart_rx_d1 <= 1'b0;uart_rx_d2 <= 1'b0;uart_rx_d3 <= 1'b0;endelse beginuart_rx_d1 <= uart_rxd;uart_rx_d2 <= uart_rx_d1;uart_rx_d3 <= uart_rx_d2;end    
end
//捕获到数据下降沿（起始位0）后，拉高传输开始标志位，并在第9个数据（终止位）的传输过程正中（数据比较稳定）再将传输开始标志位拉低，标志传输结束
always@(posedge sys_clk or negedge sys_rst_n)beginif(!sys_rst_n)rx_en <= 1'b0;else begin if(neg_uart_rxd )                rx_en <= 1'b1;//接收完第9个数据（终止位）将传输开始标志位拉低，标志传输结束，判断高电平else if((bit_cnt == 4'd9) && (clk_cnt == BPS_CNT >> 1'b1) && (uart_rx_d3 == 1'b1) )rx_en <= 1'b0;else rx_en <= rx_en;      end
end
//当数据传输到终止位时，拉高传输完成标志位，并将数据输出
always@(posedge sys_clk or negedge sys_rst_n)beginif(!sys_rst_n)beginuart_rx_done <= 1'b0;uart_rx_data <= 8'd0;end  //结束接收后，将接收到的数据输出else if((bit_cnt == 4'd9) && (clk_cnt == BPS_CNT >> 1'd1) && (uart_rx_d3 == 1'b1))begin    uart_rx_done <= 1'b1;                  //仅仅拉高一个时钟周期uart_rx_data <= uart_rx_data_reg;  end              else begin          uart_rx_done <= 1'b0;                  //仅仅拉高一个时钟周期uart_rx_data <= uart_rx_data;end
end//时钟每计数一个BPS_CNT（传输一位数据所需要的时钟个数），即将数据计数器加1，并清零时钟计数器
always@(posedge sys_clk or negedge sys_rst_n)beginif(!sys_rst_n)beginbit_cnt <= 4'd0;clk_cnt <= 32'd0;endelse if(rx_en)begin                            //在接收状态if(clk_cnt < BPS_CNT - 1'b1)begin                 //一个bit数据没有接收完clk_cnt <= clk_cnt + 1'b1;                    //时钟计数器+1bit_cnt <= bit_cnt;                           //bit计数器不变end                                               else begin                                        //一个bit数据接收完了  clk_cnt <= 32'd0;                             //清空时钟计数器，重新开始计时bit_cnt <= bit_cnt + 1'b1;                    //bit计数器+1，表示接收完了一个bit的数据end                                               end                                                   else begin                                        //不在接收状态bit_cnt <= 4'd0;                              //清零clk_cnt <= 32'd0;                             //清零end    
endendmodule

（3）前仿真代码

// ** 功能 ： 1、对基于FPGA的串口接收驱动模块的测试testbench
//        2、通过构建一个task来模拟上位机时序发送数据给串口接收驱动，观察该模块能否成功接收数据。
//        3、依次发送4个随机的8bit数据                                                                                                                                             
// *******************************************************************************************************      `timescale 1ns/1ns  //定义时间刻度//模块、接口定义
module tb_uart_rx();reg       sys_clk      ;      
reg       sys_rst_n    ;      
reg       uart_rxd    ;wire       uart_rx_done  ;    
wire  [7:0]  uart_rx_data  ;localparam  integer  BPS   = 'd230400        ;  //波特率
localparam  integer  CLK_FRE = 'd50_000_000      ;  //系统频率50M
localparam  integer  CNT     = 1000_000_000 / BPS  ;  //计算出传输每个bit所需要的时间，单位：ns//初始时刻定义
initial begin  $timeformat(-9, 0, " ns", 10);  //定义时间显示格式  sys_clk  =1'b0;  sys_rst_n <=1'b0;    uart_rxd <=1'b1;#20 //系统开始工作sys_rst_n <=1'b1;#3000rx_byte({$random} % 256);    //生成8位随机数1rx_byte({$random} % 256);    //生成8位随机数2rx_byte({$random} % 256);       //生成8位随机数3rx_byte({$random} % 256);       //生成8位随机数4  #60  $finish();
end//每当成功接收一个BYTE的数据，就在测试端窗口打印出来
always @(posedge sys_clk)beginif(uart_rx_done)begin$display("@time%t", $time);  $display("rx : 0x%h",uart_rx_data);end
end//定义任务，每次发送的数据10 位(起始位1+数据位8+停止位1)
task rx_byte(input [7:0] data
);integer i; //定义一个常量//用 for 循环产生一帧数据，for 括号中最后执行的内容只能写 i=i+1for(i=0; i<10; i=i+1) begincase(i)0: uart_rxd <= 1'b0;    //起始位1: uart_rxd <= data[0];    //LSB2: uart_rxd <= data[1];3: uart_rxd <= data[2];4: uart_rxd <= data[3];5: uart_rxd <= data[4];6: uart_rxd <= data[5];7: uart_rxd <= data[6];8: uart_rxd <= data[7];    //MSB9: uart_rxd <= 1'b1;    //停止位endcase#CNT;             //每发送 1 位数据延时end    
endtask               //任务结束//设置主时钟
always #10 sys_clk <= ~sys_clk;    //时钟20ns,50M//例化被测试的串口接收驱动
uart_rx
#(.BPS      (BPS      ),    .CLK_FRE    (CLK_FRE    )      
)
uart_rx_inst(.sys_clk    (sys_clk    ),      .sys_rst_n    (sys_rst_n    ),      .uart_rxd    (uart_rxd    ),      .uart_rx_done  (uart_rx_done  ),    .uart_rx_data  (uart_rx_data  )  
);endmodule