专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

`timescale 1ns/1ns
module ram_mod(input clk,input rst_n,input write_en,input [7:0]write_addr,input [3:0]write_data,input read_en,input [7:0]read_addr,output reg [3:0]read_data
);reg [3:0] myRAM[7:0] ; // 一共256个位置 每个位置存放4bit的数据integer i ; always @ (posedge clk or negedge rst_n) begin if (~rst_n) for (i = 0 ; i < 256 ; i ++ ) myRAM[i] <= 0 ; else myRAM[write_addr] <= write_en ? write_data : myRAM[write_addr] ; endalways @ (posedge clk or negedge rst_n) begin if (~rst_n) read_data <= 0 ; else read_data <= read_en ? myRAM[read_addr] : read_data ;endendmodule