专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

`timescale 1ns/1nsmodule pulse_detect(input 				clk_fast	, input 				clk_slow	,   input 				rst_n		,input				data_in		,output  		 	dataout
);reg data_level, data_level1, data_level2, data_level3 ; // 脉冲信号转电平信号always @ (posedge clk_fast or negedge rst_n) begin if (~rst_n) data_level <= 0 ; else data_level <= data_in ? ~data_level : data_level ; // datain是一个单周期的脉冲信号，这样可以转换成高电平或者低电平信号。电平信号更容易做跨时钟域处理end// 电平信号打两拍再转为脉冲信号，跨时钟域传输，打拍减小亚稳态概率always @ (posedge clk_slow or negedge rst_n) begin if (~rst_n) begin data_level1 <= 0 ; data_level2 <= 0 ; data_level3 <= 0 ; endelse begin data_level1 <= data_level ; data_level2 <= data_level1 ;data_level3 <= data_level2 ; endend// 前后两个时钟周期的值不一致时，异或会把输出拉高，也就等同于把跳变转变成了电平assign dataout = data_level3 ^ data_level2 ;endmodule