【写在前面】
电路与电子学好像是从2020级开设的课程，故实际上目前只有2020与2021两个年级考过期末考试。
这门课程主要由所谓的“数电”与“模电”组成。而且先学的“模电”后学的“”数电，故期中考试主要以“模电”为主，期末考试主要以“数电”为主。研究该门课程前身之一的“数电”部分的试卷有很大的意义。
这个系列节选一些往年数电的考题，由于当时自己做的答案未及时整理，已经散佚不可考。故不附答案，读者可以自己试做，整理答案。试卷难度都不是很大，基本上都是PPT上例题的改动。
一、简答题（共 10 分）
1 、简述迭代电路的特点，什么时候使用迭代电路比较合适。 （ 6 分）
2 、举例说明，用时序电路进行设计有时比用组合电路来得更为简单。 （ 4 分）
二、（10 分）
请给出 8-1 多路开关输出信号的紧凑真值表及其函数表达式。
三、（15 分）
试采用层次设计法实现两个 1 位余 3 码相加的加法器。要求第一层实现两个余 3 码
的加法，第二层对结果进行修正。
四、（15 分）
对下面的同步时序电路进行分析，作出状态图和状态表（状态 Q1Q2Q3=000~101
分别使用 A 、 B 、 C 、 D 、 E 表示）。请画出 CLK 、 Z 、 Q1 、 Q2 和 Q3 在 10 个时钟触发沿以内
的定时图。假设机器的起始状态为 000 。
五、（15 分）
作出 “1001” 序列检测器的 Mealy 型状态图和状态表，要求合并多余的状态。凡收到
的输入序列为 “1001” 时，输出为 1 ，要求检测序列“ 1001 ”不能重叠。典型的输入输出序列
如下：
输入： 1 0 0 1 0 0 1 1 0 0 1 0 1
输出： 0 0 0 1 0 0 0 0 0 0 1 0 0
六、（12 分）
根据下面的状态图用 VHDL 设计一个时序电路，要求使用三个进程分别描述触发器、
输出逻辑和下一状态逻辑。
七、（10 分）
化简并使用下图所示的 PAL 器件实现以下函数（连接处打 “×” ）：
八、（13 分）
用逻辑门、多路复用器和 D 触发器设计一个 4 位计数器，功能要求如下表所示。要求
画出计数器中某一级（某一位）的逻辑图。
