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注：本文为 “数字电路 | 触发器” 相关文章合辑。

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数字电路基础 — 触发器

Oliver-H 已于 2024-04-07 15:06:25 修改

触发器（Flip-Flop） 也是数字电路中的一种具有记忆功能的逻辑元件。触发器对脉冲边沿敏感的存储单元电路，它只在触发脉冲的上升沿（或下降沿）瞬间改变其状态。 在数字电路中可以记录二进制数字信号 “0” 和 “1”。

1、简介

根据逻辑功能，触发器一般包括 RS 触发器、JK 触发器、D 触发器、T 触发器和 $\mathop{\text{T}}^{'}$ 触发器。

实际使用中，我们一般使用 D 触发器，下面我们就以 D 触发器为例，先讲解 D 触发器是如何构成的。在给出 D 触发器的电路图之前，我们先来看下 D 锁存器的逻辑符号，如下图所示。

D 锁存器的电路结构还是比较复杂的，为了简化起见，我们一般使用右面的图示作为 D 锁存器的逻辑符号。

下面我们来看下 D 触发器的构成。

从 D 触发器的电路图中我们可以看出，该电路是由两个相同的 D 锁存器以及两个非门连接而成的， 图中的 F1 和 F2 就是 D 锁存器的电路符号，F1 为主锁存器，F2 为从锁存器，由于主锁存器的输出信号 Q1 就是从锁存器的输入信号，因而造成了两个锁存器的主从关系，这两个锁存器的控制信号都由外部时钟信号 CLK 提供。

1.1、D 触发器是如何工作的

下面我们来分析D 触发器是如何工作的。 当 CLK=0 时，CLK 经过非门后直接作为 F1 的控制信号，那么此时 F1 的控制信号为 1，F1 被选通，处于工作状态，如果现在输入信号 D 为 1 的话，它经过 F1，F1 的输出 Q1 将为 1，这里的 Q1，不仅是 F1 的输出信号，也同时是 F2 的输入信号，不过现在 F2 的控制信号为 0，F2 被锁存了，处于保持状态，输入信号 D 没有办法直接改变输出 Q 的状态，这是前半拍的工作情况，也就是说，输入信号先存入主锁存器中，而不直接影响输出 Q 的状态。下面我们再来看后半拍，外部的控制信号 CLK 由 0 变为 1 了，这个 1，经过非门后直接作为 F1 的控制信号，那么此时 F1 的控制信号为 0，主锁存器 F1 就被封锁了，它的输出 Q1 将保持在当前的状态，即使现在输入信号 D 再发生改变，Q1 的值也不再受影响了。而 F2 的控制信号 CLK 此时为 1，F2 处于工作状态，Q1 将会作为 F2 这个从锁存器的输入信号，直接影响到输出信号 Q 的状态。Q1 为 1，那么根据 D 锁存器的逻辑规律，输出的 Q 将为 1，Q 非将为 0。这就是后半拍的工作情况，在后半拍里我们才能实现整个电路状态的改变，因此从上面的分析中我们就可以看出，在 CLK 信号由 0 变为 1 这样的一个变化周期内，触发器的输出状态只可能改变一次。

通过 D 锁存器和 D 触发器的学习，可能有些同学已经发现了，D 锁存器与 D 触发器的逻辑功能其实是相同的，只不过它们的触发方式有所不同。接下来我们通过将 D 触发器的波形图与前面 D 锁存器的波形图进行比较，来看一看，它们的触发方式不同在哪里。

大家先看 D 触发器的波形图，D 触发器是在控制信号 CLK 为 0 时，才会接收输入信号 D 的值，并将这个值锁存起来，当控制信号 CLK 变为 1 时，输出信号 Q 才会被改变。那么 D 触发器，其实就是在 CLK 这个时钟信号由 0 变为 1 的这个边沿进行触发的，通常我们就将这种触发方式称为边沿触发，通过这种边沿触发方式的 D 触发器我们也将它称为边沿 D 触发器。

D 锁存器的触发方式是电平触发， 和我们刚刚讲的边沿触发是有所不同的。这种不同是由于锁存器和触发器的电路结构不同造成的。这里需要注意的是，由于 D 锁存器的功能和 D 触发器的功能是一样的，所以在编写代码时很容易把 D 锁存器当成 D 触发器来使用，这种情况我们是要避免的，锁存器对电路的危害我们在锁存器章节已有过描述。

D 触发器的基础知识已经讲完了，我们前面讲的所有内容其实都是为边沿触发器做铺垫。在组合电路中我们知道，与或非门是组合电路的核心知识，没有搞清楚与或非，就看不懂组合逻辑电路，在时序电路中，边沿触发器就是时序电路的核心知识，如果不懂边沿触发器，那么也就看不懂时序电路，后续讲解的寄存器和计数器都是用这些边沿触发器组合而成的。

2、实验任务

使用 Verilog 语言设计一个触发器电路。（只要能用触发器的地方，就不用锁存器。）

3、程序设计

触发器电路一般需要有时钟，复位信号，输入和输出，由此我们写出如下代码。

`timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 2023/06/19 10:43:55
// Design Name:
// Module Name: flip_flop
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//
// 实验任务
// 使用 Verilog 语言设计一个触发器电路。（只要能用触发器的地方， 就不用锁存器。）
// 触发器电路一般需要有时钟，复位信号，输入和输出.
module flip_flop (
input         clk,   //system clock 50Mhz on board
input         rst_n, //system rst, low active
input         a,
output reg    y     //output signal
);
//************
//**      main code
//************
always @ (posedge clk or negedge rst_n) begin
if (rst_n == 1'b0)
y <= 1'b0 ;
else
y <= a ;
end
endmodule

我们使用 Vivado 的 RTL ANALYSIS 中的 Schematic（Quartus II 综合后也可以看到电路结构）来看下综合的电路结构。

从上图可以看出，这个触发器有 clk 输入信号，图上标识出 reg 的名字，可以看出这个电路就是一个触发器。

下面我们编写一个 testbech 测试电路，通过仿真来看下触发器的波形。

`timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 2023/06/19 10:56:16
// Design Name:
// Module Name: tb_flip_flop
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//
module tb_flip_flop ();
reg        sys_clk;
reg        sys_rst_n;
reg        a;
wire       y;
initial begin
sys_clk = 1'b0;
sys_rst_n = 1'b0;
// 初始化 a 为 0
a = 1'b0;
#200
sys_rst_n = 1'b1;
#100
// 让 a 为 1
a = 1'b1;
#60
// 让 a 为 0
a = 1'b0;
end
always #10 sys_clk = ~sys_clk;
flip_flop u_flip_flop (
.clk         (sys_clk     ),
.rst_n       (sys_rst_n   ),
.a           (a           ),
.y           (y           )
);
endmodule

4、仿真验证

测试程序在 Modelsim 或者其他仿真工具（Xilinx 的 Vivado 软件也有仿真功能）运行后的波形如下显示，可以看出，当复位撤销（复位信号低有效）之后，当 a 为 1 之后，在下一个时钟上升沿之后，y 就输出为 1，当 a 为 0 之后，下一个时钟上升沿之后，y 就输出为 0，可以看出寄触发器的采样都是在时钟上升沿进行的，其他时候触发器是保持之前采样的信号。

数字电子技术 —— 第四章：触发器

羽 t 已于 2024-11-11 14:56:19 修改

0. 概述

一、触发器的基本特点和作用

Flip - Flop，简写为 FF，又称双稳态触发器

1、基本特点

(1) 具有两个能自保持的稳定状态 (稳态）

(2) 在输入信号作用下，触发器的两个稳定状态可相互转换 (状态的翻转)

输入信号消失后，新状态可长期保持下来，具有记忆功能，可存储二进制信息。

2、触发器的作用

触发器和门电路是构成数字电路的基本单元

触发器有记忆功能，由它构成的电路在某时刻的输出不仅取决于该时刻的输入，还与电路原来状态有关 (时序逻辑电路)。而门电路无记忆功能，由它构成的电路在某时刻的输出完全取决于该时刻的输入，与电路原来状态无关 (组合逻辑电路)。

二、触发器的类型

三、触发器逻辑功能的描述方法

主要有特性表、特性方程、激励表 (驱动表)、状态转换图和波形图 (时序图) 等

1. 基本触发器

主要要求:

掌握与非门结构基本 RS 触发器的电路和逻辑功能。

理解或非门结构基本 RS 触发器的电路和逻辑功能。

掌握触发器逻辑功能的描述方法。

掌握基本 RS 触发器的工作特点和逻辑功能

1.1 由与非门组成的基本 RS 触发器

五、状态转换图

表示触发器从一种状态转换到另一种状态 (或保持状态不变时)，对输入信号的要求。

2 个圆圈表示触发器的 2 个稳定状态，箭头表示在输入信号作用下转换的方向，箭头旁的标注表示状态转换的条件。

分析包含触发器的逻辑电路时，应熟练运用特性表，特性方程和状态转换图，而在设计含有触发器的逻辑电路，则运用触发器的驱动表。

(1) 分时撤消：取决于后撤信号，跟正常状态相同的分析；

(2) 同时撤消：状态不定 (竞态)，取决于实际器件的延时.

1.2 由或非门组成的基本 RS 触发器

基本 RS 触发器的优缺点:

优点：电路简单，具有置 0，置 1 和保持功能，是构成各种触发器的基础，可用作数据寄存、消抖开关、脉冲变换。

缺点：1、输入电平直接控制输出状态，使用不便，抗干扰能力差。2、输入有约束条件。

1.3 集成基本 RS 触发器

按键一般是机械弹性开关，当机械触点断开、闭合时，由于触点的弹性作用，按键在闭合时不会

马上稳定地按通，在断开时也不会一下断开。按键按下时会有抖动，也就是说按了一次键，但实

际产生的 “按下” 却是有多次的。

按键消抖:

按键的抖动时间由其机械特性决定，一般为 5ms-20ms。在做按键检测时都要加一个消抖的处理。

消抖可分为：硬件消抖和软件消抖。

硬件消抖：在按键较少可用硬件方法消除键抖动

软件消抖：检测出键闭合后执行一个 5-20ms 的延时，让前沿抖动消失后再一次检测键的状态，如果仍保持闭合状态电平，则确认为真正有键按下；按键释放也要做同样的延时处理。

2. 同步触发器

主要要求:

掌握同步 RS 触发器、同步 D 触发器的逻辑功能及其特性方程。

理解同步触发器的触发方式，了解同步触发器的空翻现象。

同步触发器 (Synchronous Flip - Flop):

在数字系统中，为了协调各部分有节拍地工作，通常要求一些触发器在同一时刻动作。为此，必须采用同步脉冲，使这些触发器在同步脉冲作用下根据输入信号同时改变状态，而在没有同步脉冲输入时，触发器保持原状态不变，这个同步脉冲称为时钟脉冲 CP (Clock Pulse), 具有时钟脉冲控制的触发器称为时钟触发器，又称钟控触发器。

2.1 同步 RS 触发器

二、逻辑功能

五、同步 RS 触发器的优缺点:

优点：时钟电平控制：在 CP=1 期间触发器接收输入信号，CP=0 时保持状态不变，多个触发器可以在同一时钟脉冲控制下同步工作，给用户的使用带来了方便，其抗干扰能力也比基本 RS 触发器强得多。

缺点：1、存在不定状态，R、S 之间仍有约束；2、存在空翻现象：在 CP=1 期间，输入信号的多次变化，使触发器的状态也随之多次变化，只能用于数据锁存，而不能用于计数器、寄存器和存储器中。

2.2 同步 D 触发器

二、逻辑功能

工作原理

(1) CP=0 时，触发器不受 D 端输入信号的控制。保持原状态不变。

(2) CP=1 时，触发器可接受 D 端输入的信号，其状态翻到和 D 的状态相同。

五、同步 D 触发器的特点

1、时钟电平控制，输入无约束问题，优于同步 RS 触发器。

2、CP=1 时跟随，下降沿到来时才锁存

3、仍然存在空翻现象，限制了同步触发器的应用

四位双稳态锁存器，当 LE 为高电平时，输出 O 与输入 D 相一致。

3. 边沿触发器

主要要求:

掌握边沿 D 触发器、JK 触发器、T 触发器和 $\mathop{\text{T}}^{'}$ 触发器的逻辑功能和特性方程。

理解边沿触发器的触发方式

边沿触发器 (Edge - Triggered Flip - Flop):

只在时钟脉冲 CP 的上升沿或下降沿接收输入信号，而在 CP=1 及 CP-0 期间以及 CP 非约定边沿，触发器不接收数据，保持原态不变。

相对于同步 (电平) 触发器在 CP=1 期间接收输入信号，边沿触发器提高了工作的可靠性和抗干扰能力，且没有空翻现象。

3.1 边沿 D 触发器

一、电路组成

逻辑符号：

边沿 D 触发器已无 “空翻” 现象。

边沿 D 触发器异步端:

四、边沿 D 触发器的特点

1、CP 的上升沿(正边沿) 或下降沿(负边沿) 触发

2、抗干扰能力极强，解决了同步触发器的 “空翻现象。

3、功能太少，只有置 1、置 0 功能

3.2 边沿 JK 触发器

一、电路组成

逻辑符号：

二、工作原理

根据冗余率，所以：

（它的异步端的搭建跟边沿 D 触发器应该是一样的）

五、边沿 JK 触发器的特点

1、CP 的上升沿或下降沿触发

2、抗干扰能力极强，工作速度很高，在触发沿瞬间，按 $Q^{n+1}=J\bar {Q^{n}}+\bar {K} Q^{n}$ 的规定更新状态

3、功能齐全，有保持、置 0、置 1、翻转功能，使用方便。

3.3 T 触发器和 $\mathop{\text{T}}^{'}$ 触发器

由 JK 触发器或 D 触发器构成，主要是用来简化集成计数器的逻辑电路。

一、T 触发器

T 触发器是根据 T 端输入信号的不同，在时钟脉冲 CP 作用下具有翻转和保持功能的电路。

3.4 触发器之间的转换

(1) 写出已有触发器和待求触发器的特性方程

(2) 变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。

(3) 比较两特性方程，求出转换逻辑

(4) 画电路图。

3.5 例题

3.6 JK 触发器典型例题

一、JK 触发器

边沿触发器: 只在时钟脉冲 CP 的上升沿或下降沿接收输入信号，而在 CP-1 及 CP-0 期间以及 CP 非约定边沿，触发器不接收数据，保持原态不变

相对于同步 (电平) 触发器在 CP=1 期间接收输入信号，边沿触发器提高了工作的可靠性和抗干扰能力，且没有空翻现象。

4. 本章小结

触发器和门电路是构成数字系统的基本逻辑单元。前者具有记忆功能，用于构成时序逻辑电路，后者没有记忆功能，用于构成组合逻辑电路。

触发器的两个基本特点:

(1) 有两个稳定状态

(2) 在外信号作用下，两个稳定状态可相互转换，没有外信号作用时，保持原状态不变。因此，触发器具有记忆功能，常用来保存二进制信息。

触发器的逻辑功能是指触发器的次态与现态及输入信号之间的逻辑关系。其描述方法主要有特性表、特性方程、驱动表、状态转换图和波形图 (时序图) 等。

触发器根据逻辑功能可分为：RS 触发器、D 触发器、JK 触发器、T 触发器、 $\mathop{\text{T}}^{’}$ 触发器；

按结构可分为基本触发器、同步触发器、主从触发器、边沿触发器。

触发器的特性表及特性方程:

触发器的逻辑符号：

三角型：边沿触发器

圆圈：下降沿触发

触发器之间的转换，尤其是常将 D 触发器、JK 触发器转换成 T 触发器或 $\mathop{\text{T}}^{'}$ 触发器

根据触发器给定的结构及输入波形，能快速绘制出输出信号的波形；要熟记特性表，及一些字母的含义，如 R (Reset: 置 0)、 S (Set: 置 1)，还有要理解异步端的作用。

单稳态触发器（CMOS 门电路构成）- 微分型

孔言66 于 2020-03-23 20:54:17 发布

一、引言

1. 单稳态触发器的定义

第一，它具有稳态和暂稳态两个不同工作状态。

第二，在外界触发脉冲作用下，能从稳态翻转到暂稳态，并且在暂稳态持续一段时间，再自动返回稳态。

第三，暂稳态维持时间仅取决于电路本身参数，与其他无关。

具有以上特点的触发器称之为单稳态触发器。

2. 单稳态触发器的应用

用于脉冲整形、延时、定时。例如：楼道声控电灯、感应水龙头均可由其实现。

3. 单稳态触发器的核心原理

主要有两点，一是电容的充放电的延时效应；二是门电路的阈值电压。下面的电路原理分析会紧扣这两点，读者需深刻理解。

二、背景知识

学习过数电的同志肯定对第三章的门电路印象深刻，这部分内容是数电基础，讲述了门电路的内部构成和特性，在组合逻辑电路、触发器、时序逻辑电路中都会用到相关知识，同时也是脉冲发生和整形这章的基础知识。不过读者无需担心，笔者会提取门电路这章的核心知识点，足以帮助理解单稳态触发器的实现过程。

1. 门电路（与门、或门、与非门、或非门、反相器等）

-分类：按生产工艺分为 CMOS 型和 TTL 型（读者无需深入了解 CMOS 和 TTL 的具体含义，只需记住这两种工艺制作出来的门电路特性参数不同，这点非常关键）。
-主要参数：
- CMOS门电路： $V_{OH}=V_{DD}$ （输出“1”等效电压为 $V_{DD}$ ，即电源电压）， $V_{OL}=0V$ （输出“0”等效电压为0V）， $V_{TH} \approx\frac{1}{2}V_{DD}$ （阈值电压为电源电压的一半，阈值电压是逻辑“0”和“1”的判定界限，小于阈值电压认为是逻辑“0”，大于则为逻辑“1”）。
- TTL电路： $V_{OH}=3.4V$ ， $V_{OL}=0V$ ， $V_{TH}$ 因不同型号而不同（题目中会给出具体值，做题时依照题目为准）。
注：有些题目会给出相关参数，解题时要以题目所给为准。

2. 电容特性

电容具有保持两端电压不变，不能瞬时突变的特性，这就解释了为什么电容通交流阻直流。当接入交流时，电容两端电压近似相等，可看做短路（电感特性与之相反）。
注：以上两点是后续电路分析的重点内容。

三、电路分析

图 1：由 CMOS 门电路构成的微分型单稳态触发器

电路中包含一个微分电路，因此称为微分型单稳态触发器。
一阶 RC 微分电路示意图

接下来从稳态和脉冲触发两种情况分析电路各点变化：

1. 稳态分析

确定一个电路的稳态，需要采用遍历的方法，即考虑所有情况，看哪种符合稳态条件。

若输入 $V_{i}=0$ （ $V_{i}=1$ 结果相同），由于电容的隔直特性， $V_{d}=0$ 。假设 $V_{o}=1$ ，那么 $V_{o1}=0$ ， $V_{i2}=1$ （同样是电容隔直特性），这与假设的 $V_{o}=1$ 矛盾，所以 $V_{o1}=1$ 。

通过稳态分析，可以得出：当 $V_{i}=1$ 时， $V_{d}=0$ ， $V_{o1}=1$ ， $V_{i2}=1$ ， $V_{o}=0$ 。由此可以画出稳态下各点电压波形图（务必准确，否则会影响脉冲触发后的波形分析）。

2. 脉冲触发分析

（1）正跳变分析

当 $V_{i}$ 正跳变（由 0 变为 $V_{m}$ ）时，由于电容 $C_{d}$ 上电压不能突变（来不及充电，可看做短路， $V_{Cd}=0$ ），则 $V_{d}=V_{m}$ 。之后电容开始充电， $V_{d}=V_{i}-V_{Cd}$ ，所以 $V_{d}$ 逐渐减小（这里是微分电路，电容充放电时间取决于时间常数。若时间常数很小，即电容充电时间短，会形成尖峰脉冲；反之，则电压跟随效果明显）。此时 $V_{o1}=0$ ， $V_{i2}$ 先变为0，随后电容 $C$ 开始充电， $V_{i2}$ 电压逐渐增加（原因同上，这也是前面提到电容特性的原因）， $V_{o}$ 逐渐增大。当 $V_{i2}=V_{TH}$ 时，反相器 $G_{2}$ 电压发生反转，此时 $V_{o}=0$ （这就是前面提到门电路特性参数的原因）。这部分内容是分析的关键，其他类似情况的分析思路都与此相同，读者务必理解透彻。

（2）负跳变分析

当 $V_{i}$ 负跳变（由 $V_{m}$ 变为0）时，由于电容 $C_{d}$ 上电压不能突变（来不及放电，看做短路， $V_{Cd}=V_{m}$ ，左正右负），则 $V_{d}=0$ 。之后电容开始放电， $V_{d}=-V_{m}$ （电容放电时，电压极性与充电时相反），所以 $V_{d}$ 电压开始增加，电容放电完毕后， $V_{d}=0$ ，又形成一个负尖峰脉冲。前面分析到电容 $C$ 充电到 $V_{TH}$ 后， $V_{o}=0$ ，此时 $V_{o1}=1$ （逻辑 1，其电压值为 $V_{DD}$ ），则 $V_{i2}=V_{DD}+V_{TH}$ ，之后电容 $C$ 开始充电， $V_{i2}$ 开始减小，直到减小到 $V_{DD}$ 。（从以上分析可以看出，各点电压相互影响，不能孤立地分析某一处，这也是分析的难点所在）。

到此，一个脉冲的分析结束，其他脉冲的分析方法完全相同。在绘制波形图时，只需要详细分析一个脉冲，其他脉冲对应的图形进行平移即可。

输入正跳变时各点电压变化趋势

图 3：输入正跳变时各点电压变化趋势

最终得到各点电压波形图如下：

图 4：各点电压波形图

四、电路计算

一般主要计算的是 $V_{o}$ 输出脉冲宽度 $t_{w}$ 。例如，用该电路设计楼道电灯声控装置时，喊一声电灯亮了，亮的时长就是由 $t_{w}$ 决定的。

计算时，首先要了解电容三要素法，其次要清楚电容充电的状态。

电容三要素法

$f(t)=f(\infty)+\left[f\left(0_{+}\right)-f(\infty)\right] e^{-\frac{t}{\tau}}$

其中， $f(0_{+})$ 是初始值， $f(\infty)$ 是稳态值， $\tau$ 是时间常数。

由上式推导可得：

$t=\tau \ln \frac{f\left(0_{+}\right)-f(\infty)}{f(t)-f(\infty)}$

电容充放电状态

由电路图可知： $f(0_{+}) = 0$ ， $f(t)=V_{TH}$ ， $f(\infty)=V_{DD}$ 。

注： $f(\infty)$ 是一个周期内电容最终电压趋向值。若是放电过程，一般为 0 。

综上，得出最终结果：

$\begin{aligned} t_{w} & =R C \ln \frac{V_{DD}-0}{V_{DD}-V_{TH}} \\ & =R C \ln 2\\&=0.69RC \end{aligned}$

五、结语

本文详细分析了由 CMOS 门电路构成的微分型单稳态触发电路。

分析方法核心：

理解电容的充放电过程
了解门电路的器件特性参数

分析要点：

不同于时序逻辑电路，同步各点电压的相互关联影响，避免孤立分析，必须同步分析。
其他三种类型的单稳态触发器分析方法类似。

验证方法：

使用 Multisim 软件进行仿真分析，以验证分析结果绘制的波形图正确性，这也是最准确的方法。

笔者水平有限，内容难免存在错误或遗漏之处，还请大家谅解。

参考文献：

阎石. 数字电子基础基础（第五版）

单稳态触发器

一只小汤姆于 2020-09-14 00:31:07 发布

1. 工作特点

有一个稳态和一个暂稳态。
电路由暂稳态自动变回稳态；而需要触发信号才能由稳态变成暂稳态。
脉宽持续时间只取决于电路结构。

用的逻辑门不同，单稳态触发器的触发信号和稳定状态不同。

2. 输出脉冲宽度 $t_w$

$t_w = 0.7RC$

3. 功能

(1) 定时

在这里插入图片描述

-工作原理：对于一个高电平有效的电路，利用单稳态触发器的输出脉宽 $t_w$ ，使其只有在单稳态触发器被触发后的 $t_w$ 时间内工作。

(2) 延时

在这里插入图片描述

-工作原理：对于一个下降沿有效的电路，利用单稳态触发器的输出脉宽 $t_w$ ，将输入信号的下降沿延迟 $t_w$ 的时间才送到工作电路。

(3) 噪声消除电路

在这里插入图片描述

-工作原理：当单稳态触发器被触发后，会保持一个 $t_w$ 时间的高电平输出，期间无论输入怎样变化都不会影响输出，这样就消除了部分噪声。

双稳态触发器

原创河科大牛老师 2022年11月19日 09:31 河南

时序逻辑电路与组合逻辑电路的区别在于，时序逻辑电路的输出并不仅仅由输入条件决定，还由输出的前一个状态有关。也就是说，当输入改变时，不能唯一确定输出是什么，还要看输入改变前输出是什么状态，一起决定后面的输出状态。简而言之，这是一个有反馈的电路。

与模拟电路中的反馈不同的是，反馈不是随时随地进行的，而是有节奏的，当有效触发信号来临，才能进行控制输出的作用。触发信号不来，输入信号即便有变化，也不能改变输出。这种动作机制可以保证逻辑电路的多个输入信号动作完成后才去实现逻辑功能，即减少误动作，增加可靠性。

组合逻辑电路的基本单元是门电路，而时序逻辑电路的基础单元是双稳态触发器。

稳态是指在没有有效触发信号时，输出端的状态始终保持不变。

而触发信号有电平触发和边沿触发两种。

电平触发是指当时钟信号为高电平时，允许输出根据输入和原状态改变。边沿触发是指当时钟信号由0变1或者由1变0时，输出才能根据输入和原状态改变。

电平触发在需要多个信号都满足时才执行功能的情况下经常使用，以避免因多路信号反应时间不一致造成的误操作。

边沿触发可以实现一个触发脉冲信号触发器只动作一次的功能，避免空翻失控。

【数字电路】双稳态触发器及应用

孤夜残笛已于 2023-12-09 23:22:02 修改

在实际应用中，常常需要用到一类称之为时序逻辑的电路，在这些电路中输出不仅取决于当前的输入，还和过去的状态有关。

能够存储一位二值信息的基本单元称为双稳态触发器，简称触发器。触发器是构成时序逻辑电路的基本单元，可分为单稳态、双稳态、无稳态触发器 (多谐振荡器)

1 RS 触发器

1.1 基本 RS 触发器

基本 RS 触发器是各种触发器中结构最简单的一种，也是构成其它各种触发器的基础。基本 RS 触发器可由与非门交叉反馈构成，也可由或非门交叉反馈构成。

由与非门构成的基本 RS 触发器

在这里插入图片描述

由或非门构成的基本 RS 触发器

在这里插入图片描述

基本 RS 触发器的特点:

有记忆功能的逻辑部件

输出状态不只与现时的输入有关，还与原来的输出状态有关。只要令 R、S 无效，即可保持原状态。
具有 “触发” 的功能

在输入信号的作用下，即输入端加入有效电平时能够从一种状态 (0 或 1) 转变成另一种状态 (1 或 0)。

1.2 可控 RS 触发器

在时序逻辑电路中，往往需要通过时钟信号来协调各触发器之间的动作。可控 RS 触发器在基本 RS 触发器的基础上通过引导电路引入了时钟信号对电路的控制。可控触发器又叫门控触发器、时钟触发器或同步触发器。

在这里插入图片描述

2 边沿触发器

2.1 边沿触发的概念

只在时钟信号的上升沿或下降沿采样并锁存输入信号的触发器工作模式。

2.2 D 触发器

特性方程：

$ Q^{n+1}=D $

在这里插入图片描述

2.3 JK 触发器

特性方程：

$Q^{n+1}=J\overline {Q}^{n}+\overline {K} Q^{n}$

在这里插入图片描述

2.4 异步置数和清零输入端子

在本文所介绍的各种边沿触发器中，加在 RS、D 和 JK 各端子的输入信号都需要等到时钟信号的有效沿才能起作用，称为同步输入端子。

大部分集成数字芯片同时都提供如 SD (直接置数)、RD (直接置零、清零) 这样一些不需要等时钟信号到来就起作用的异步输入端子供电路复位或置数用。在电路符号中这两个端子有时也被标作 PRE（preset，置数）或 CLR（clear，清零）端子。

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3 触发器应用举例

3.1 数据储存

在数字系统中，数据通常以代表数字、代码或其他信息的一组数据位的形式来存储。

3.2 计数和分频

计数

从 JK 触发器的功能表可知，当输入 J、K 端都接高电平时触发器工作在翻转状态每来一个时钟信号的有效沿，它的状态就改变一次。电路按 0→1→0→1 的规律计数，具有计数功能。
分频

在电子设备中往往需用到各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过分频得到所需的各种频率成分。

via:

数字电路基础—触发器_数字电路触发器-CSDN博客
https://blog.csdn.net/yishuihanq/article/details/131281710
数字电子技术 —— 第四章:触发器-CSDN博客
https://blog.csdn.net/dfggc/article/details/140067459
单稳态触发器（cmos门电路构成）-微分型-CSDN博客
https://blog.csdn.net/qq_41719643/article/details/105056856
单稳态触发器详解-CSDN博客
https://blog.csdn.net/qq_35912930/article/details/108570880
单稳态触发器的工作原理和应用-电子发烧友网
https://www.elecfans.com/d/3984429.html
双稳态触发器
https://mp.weixin.qq.com/s/kry4DV54njv-BUNG7WPcJA
【数字电路】双稳态触发器及应用-CSDN博客
https://blog.csdn.net/Florence_E/article/details/134901917