文章目录
- 前言
- 一、定义概念 + 缩写
- 1.
- 二、性质
- 1.
- 2.
- 三、使用步骤
- 编译
- 常见错误
- 1. 没加分号
- 2. end 写多了
- 编译成功的标志
- 总结
- 参考文献
前言
数电课设
- 使用 FPGA
- IDE 使用 Efinity
一、定义概念 + 缩写
1.
二、性质
1.
2.
三、使用步骤
python代码块
matlab代码块
c代码块
编译
在 Efinity 中点击这个按钮
常见错误
1. 没加分号
- 错误日志
D:\Librariles\projects\Efinity\a 001_lamp.v(27):
ERROR:
syntax error near 'reg' (VERI-1137)D:\Libraries\projects\Efinity\a 001_lamp.v(27): ERROR:
Verilog 2000 keyword 'reg' used in incorrect context(VERI-2344)
2. end 写多了
- 错误日志
编译成功的标志
总结
参考文献
[1]
（含冒泡排序）)
)
