目录
- 1.Verilog提供多级逻辑强度。
- 2.基本单元强度说明语法
- 3.信号强度值系统
- 4.Verilog多种强度决断
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1.Verilog提供多级逻辑强度。
- 逻辑强度模型决定信号组合值是可知还是未知的,以更精确的描述硬件的行为。
- 下面这些情况是常见的需要信号强度才能精确建模的例子。
- 开极输出(Open collector output)(需要上拉)
- 多个三态驱动器驱动一个信号
- MOS充电存储
- ECL门(emitter dotting)
- 逻辑强度是Verilog模型的一个重要部分。通常用于元件建模,如ASIC和FPGA库开发工程师才使用这么详细的强度级。但电路设计工程师使用这些精细的模型仿真也应该对此了解。
- 用户可以给基本单元实例或net定义强度。
2.基本单元强度说明语法
- <基本单元名> <强度> <延时> <实例名> (<端口>);
例:
nand (strong1, pull0) #( 2: 3: 4) n1 (o, a, b); // strength and delay
or (supply0, highz1) (out, in1, in2, in3); // no instance name
- 用户可以用%v格式符显示net的强度值
m o n i t o r ( monitor ( monitor( time," output = %v", f);
- 电容强度(large, medium, small)只能用于net类型trireg和基本单元tran
例如:
trireg (small) tl;
3.信号强度值系统
4.Verilog多种强度决断
- 在Verilog中,级别高的强度覆盖级别低的强度。
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