（2）iverilog：Icarus Verilog（简称iverilog ）号称“全球第四大”数字芯片仿真器，也是一个完全开源的仿真器。iverilog以编译器的形式工作, 将以verilog编写的源代码编译为某种目标格式. 如果要进行仿真的话, 它可以生成一个叫做vvp的中间格式. 通过“iverilog + gtkwave”的方式，可以很方便地实现商用仿真器的功能。

（3）Notepad++：Notepad++是一款简洁、高效的文本编辑器，支持多种常见的语言，具有很多强大的功能，比如自动保存，编辑只读文件，列编辑，格式编码，查找替换等等，可以为工程师开发工程节省大量的时间和精力。

3、交通灯控制系统主要功能和设计框图

3.1、主要功能

两组交通灯的红绿黄三种灯交替点亮，同时数码管显示各个灯的点亮时间。

3.2、系统总体设计思路

本设计采用自底向上的设计方法[7]，有计时块、LED控制块、数码管显示块、时钟分频块四个always块。

3.3、具体模块分析

1. 计时块（Timer Block）：
   • 功能：负责产生计时信号，用于控制LED和其他模块的操作速度或周期。
   • 实现：使用一个计数器来追踪经过的时钟周期数。当达到预设的阈值时，可以产生一个中断或标志信号。
   • 接口：输入通常是时钟信号和可能的重置信号；输出是计时完成的标志或中断信号。
2. LED控制块（LED Control Block）：
   • 功能：根据当前状态或外部输入控制LED的亮灭模式。
   • 实现：使用状态机（如有限状态机FSM）来管理LED的不同模式或动画。状态机可以根据计时器的信号、用户输入或其他条件进行切换。
   • 接口：输入可能包括来自计时器的信号、用户输入或其他控制信号；输出是控制LED亮灭的信号。
3. 数码管显示块（Digit Display Block）：
   • 功能：显示时间、计数值或其他相关信息在数码管上。
   • 实现：根据输入的数字信号，将其转换为适合数码管显示的编码（如BCD或七段编码）。
   • 接口：输入是数字信号（可能来自计时器或其他数据源）；输出是控制数码管段位的信号。
4. 时钟分频块（Clock Divider Block）：
   • 功能：将输入的时钟信号分频，产生不同频率的时钟信号，用于驱动不同速度的模块。
   • 实现：使用计数器来追踪输入的时钟周期数，并在达到某个预设值后产生一个新的时钟周期。
   • 接口：输入是高频的时钟信号；输出是不同频率的分频时钟信号。

4、代码实现

本设计采用自底向上的设计，是一种简单易实行的设计思路，尤其是对简单的系统控制设计方便快捷。首先确定需要的各个功能，通过不同的always块进行实现，最后通过对整体代码的编译即可实现功能。对于该红绿灯系统只需实现对LED灯与数码管的控制，利用多always块实现使程序易于更改，避免了多模块编程的繁琐。

以下是对给定代码的分段描述和解释：

模块定义

module led(clk,Led,rst,wei,shu);

定义了一个名为led的模块，该模块有五个端口：clk（时钟输入）、Led（LED控制输出）、rst（复位输入）、wei（数码管位选控制输出）和shu（数码管段选控制输出）。

输入输出定义

input wire clk,rst;
reg en=1;
output reg[7:0] Led=8'b01111101;
output reg[3:0] wei=4'b1100;
output reg[7:0] shu;

定义了输入clk和rst，以及输出Led、wei和shu。其中Led和wei有初始值。

内部变量定义

reg [3:0]shuzi;
reg [1:0]cnt_state;
reg [15:0] cnt1;
reg [25:0] cnt=26'b0;
reg [15:0]  tim=24'b0;
reg cc=0,clk1=0;
reg [3:0]data_ew_0,data_ew_1;

定义了内部变量，如shuzi（用于存储数码管显示的数字）、cnt_state（用于状态切换）等。

数码管不同位显示内容

//数码管不同位显示内容
always @*
begindata_ew_0=tim%10;data_ew_1=tim/10;end

根据tim的值，计算数码管两位数的个位和十位，并存储在data_ew_0和data_ew_1中。

对50MHz晶振分频

 //对50MHz晶振分频
always@(posedge clk)
beginif(cnt == 25000000)begin cnt <= 0; clk1 <= ~clk1;	endelse  begin cnt <= cnt+1'b1;end
end

对输入的clk（假设为50MHz）进行分频，产生新的时钟信号clk1。

数码管点亮时间控制

//数码管点亮时间控制
always@(posedge clk)
beginif(cnt1 < 250)begin cc<=1;cnt1 <= cnt1+1'b1 ;	endelse if(cnt1<500) begin cnt1 <= cnt1+1'b1;cc<=0;endelse cnt1 <= 0;
end

控制数码管的点亮时间，通过cc信号来控制。

LED闪烁控制

always @(posedge clk1)
begin 
if(!rst)           begin tim<=0; Led<=8'b111111111; endif(tim==3)       begin Led<=8'b01111110;tim<=tim+1;	endelse if(tim==6)   begin Led<=8'b10111011;tim<=tim+1;	endelse if(tim==9)   begin Led<=8'b11011011;tim<=tim+1;	endelse if(tim==12)  begin Led<=8'b01111101;tim<=0;	endelse            tim<=tim+1;
end

根据tim的值和复位信号rst，控制LED的闪烁。

切换数码管点亮的2个状态

//切换数码管点亮的2个状态
always @ (posedge clk)
beginif (!rst)cnt_state <= 2'b00;else  if (cc)cnt_state <= 2'b00;elsecnt_state <= 2'b01;
end 

根据复位信号rst和cc信号，切换数码管显示的状态（个位或十位）。

数码管显示内容控制

//数码管显示内容控制
always @ (posedge clk)beginif(!rst) beginwei  <= 4'b0000;shuzi  <= 4'b0000;end else if(en) begin       case (cnt_state) 2'b00 : begin     wei <= 4'b0100;             shuzi <= data_ew_1;end       2'b01 : begin     wei <= 4'b1000;              shuzi <= data_ew_0;end default : begin     wei <= 4'b1100;                     shuzi <= 4'b0;endendcaseendelse  beginwei <= 4'b0000;shuzi <= 4'b0000;    end
end 

根据当前状态cnt_state和复位信号rst，控制数码管显示的位和段。

数码管段选显示

always@(posedge clk)
beginif(!rst)shu <= 8'hff;else begin   //数码管段选显示case(shuzi)4'd0		:	shu=8'h03;	4'd1		:	shu=8'h9f;4'd2		:	shu=8'h25;4'd3		:	shu=8'h0d;4'd4		:	shu=8'h99;4'd5		:	shu=8'h49;4'd6		:	shu=8'h41;4'd7		:	shu=8'h1f;4'd8		:	shu=8'h01;4'd9		:	shu=8'h19;Default  :   shu=8'hff;endcaseend
end
endmodule

根据shuzi的值，控制数码管的段选显示。

代码总结（附源码）

该模块实现了一个基于FPGA的红绿灯和数码管显示系统。其中，数码管用于显示时间（可能是一个倒计时），而LED灯则根据时间进行闪烁。此外，还包括了对时钟的分频和数码管显示的精确控制。

module led(clk,Led,rst,wei,shu);
input wire clk,rst;
reg en=1;
output reg[7:0] Led=8'b01111101;
output reg[3:0] wei=4'b1100;
output reg[7:0] shu;
reg [3:0]shuzi;
reg [1:0]cnt_state;
reg [15:0] cnt1;
reg [25:0] cnt=26'b0;
reg [15:0]  tim=24'b0;
reg cc=0,clk1=0;
reg [3:0]data_ew_0,data_ew_1;
//数码管不同位显示内容
always @*
begindata_ew_0=tim%10;data_ew_1=tim/10;end//对50MHz晶振分频
always@(posedge clk)
beginif(cnt == 25000000)begin cnt <= 0; clk1 <= ~clk1;	endelse  begin cnt <= cnt+1'b1;end
end
//数码管点亮时间控制
always@(posedge clk)
beginif(cnt1 < 250)begin cc<=1;cnt1 <= cnt1+1'b1 ;	endelse if(cnt1<500) begin cnt1 <= cnt1+1'b1;cc<=0;endelse cnt1 <= 0;
endalways @(posedge clk1)
begin 
if(!rst)           begin tim<=0; Led<=8'b111111111; endif(tim==3)       begin Led<=8'b01111110;tim<=tim+1;	endelse if(tim==6)   begin Led<=8'b10111011;tim<=tim+1;	endelse if(tim==9)   begin Led<=8'b11011011;tim<=tim+1;	endelse if(tim==12)  begin Led<=8'b01111101;tim<=0;	endelse            tim<=tim+1;
end
//切换数码管点亮的2个状态
always @ (posedge clk)
beginif (!rst)cnt_state <= 2'b00;else  if (cc)cnt_state <= 2'b00;elsecnt_state <= 2'b01;
end //数码管显示内容控制
always @ (posedge clk)beginif(!rst) beginwei  <= 4'b0000;shuzi  <= 4'b0000;end else if(en) begin       case (cnt_state) 2'b00 : begin     wei <= 4'b0100;             shuzi <= data_ew_1;end       2'b01 : begin     wei <= 4'b1000;              shuzi <= data_ew_0;end default : begin     wei <= 4'b1100;                     shuzi <= 4'b0;endendcaseendelse  beginwei <= 4'b0000;shuzi <= 4'b0000;    end
end always@(posedge clk)
beginif(!rst)shu <= 8'hff;else begin   //数码管段选显示case(shuzi)4'd0		:	shu=8'h03;	4'd1		:	shu=8'h9f;4'd2		:	shu=8'h25;4'd3		:	shu=8'h0d;4'd4		:	shu=8'h99;4'd5		:	shu=8'h49;4'd6		:	shu=8'h41;4'd7		:	shu=8'h1f;4'd8		:	shu=8'h01;4'd9		:	shu=8'h19;Default  :   shu=8'hff;endcaseend
end
endmodule