Vivado 提示 "No common node between related clocks" 通常指的是在进行时序分析时，Vivado 工具无法找到一个共同的节点（例如，寄存器或内存元素）来关联两个时钟域中的时钟。这可能发生在跨时钟域的设计中，其中信号需要从一个时钟域传递到另一个时钟域。

可能的原因

1. 异步接口：设计中可能存在异步接口，信号在没有共同同步点的情况下从一个时钟域传递到另一个。
2. 时钟树分析：Vivado 在进行时钟树分析时，可能无法识别两个时钟之间的关联。
3. 约束问题：时钟约束可能没有正确设置或应用，导致工具无法识别时钟之间的关系。
4. 设计错误：可能是设计中的错误，例如错误的时钟域交叉或不恰当的时钟使能。

解决方法

1. 检查时钟域：确保所有跨时钟域的信号都通过适当的同步机制，例如双触发器同步。
2. 时钟约束：检查并确保时钟约束正确无误，特别是与时钟域相关的约束。
3. 使用时钟定义：在 Vivado 中，使用 create_clock 命令定义所有相关的时钟，并确保它们正确关联。
4. 检查设计：审查设计，特别是跨时钟域的信号路径，确保所有路径都有明确的时序关系。
5. 使用 Vivado 工具：利用 Vivado 提供的时序分析工具来识别问题所在，并按照工具的建议进行调整。
6. 更新 Vivado：确保使用的是最新版本的 Vivado，因为软件更新可能包含重要的错误修复和改进。

是否需要改动设计

• 如果这个提示与一个实际的设计问题相关，比如信号在不同步的情况下跨时钟域传递，那么需要对设计进行改动，以确保信号正确同步。
• 如果这个提示是由于约束或工具配置不正确导致的，那么需要调整约束或工具设置，而不是改动设计本身。
• 如果这个提示是一个误报，且设计在仿真和硬件测试中表现正常，可能不需要改动设计。但是，仍建议仔细审查以排除潜在问题。