1 概述
如果用过ZYNQ的都知道,要直接操作PS的DDR 通常是DMA 或者VDMA,然而用过XILINX 的DMA IP
和 VDMA IP,总有一种遗憾,那就是不够灵活,还需要对寄存器配置,真是麻烦。对于我们搞 FPGA
的人来说,最喜欢直接了当,直接用FPGA代码搞定。现在XILINX 的总线接口是AXI4总线,那么熟
练自定义AXI4 IP挂到总线上就非常方便了。基于这个目的,定义了一个基于AXI4 FULL MASTER
的IP,暂且取名为FDMA。
2 硬件搭建
ZYNQ 配置
测试代码:
`timescale 1ns / 1ps
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