• initial语句：只执行一次
• always语句：不断重复执行，直到仿真结束，

initial begin
    语句1;
    ...
    语句n;
end
 

always @ (posedge clk or negedge clear) begin
    if(!clear) qout = 0; //异步清零
    else qout = 1;
end

always @ (<敏感信号表达式>)begin
    // 过程赋值语句
    // if语句
    // case语句
    // while ，repeat ，for 循 环
    // task ，function 调用
end
 

09 verilog基础语法-结构语句（initial、always）_verilog initial语句-CSDN博客