【Verilog编程题】

20240514

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题目时序有问题,valid_b在第六位数据的同时拉高,而不是在下一个时钟
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20240517

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module valid_ready(
input clk ,
input rst_n ,
input [7:0] data_in ,
input valid_a ,
input ready_b ,

output		 		ready_a		,
output	reg			valid_b		,
output  reg [9:0] 	data_out

);

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