传统数据传输通常采用系统同步传输方式，多个器件基于同一时钟源进行系统同步，器件之间的数据传输时序关系以系统时钟为参考，如图1所示。系统同步传输方式使各器件处于同步工作模式，但器件之间传输数据的传输时延难以确定，当系统时钟频率增加后，数据接收接口同步电路难以实现，因此系统同步传输方式不适用于高速数据传输。

图1 系统同步结构图

为便于在接收端实现数据同步，提高数据传输速率，业界提出了采用源同步接口传输的解决方案。源同步结构框图如图2所示，允许时钟和多个数据通道同时传输，时钟信号和数据保持确定的相位关系，同时由发送端传输至接收端。接收端利用对端传送来的时钟信号作为采样时钟，对数据位进行采样。在采样过程中，只要保证接收端时钟信号与接收数据满足一定的建立/保持时间，数据即可被正确接收。

图2 源同步结构框图

相对于系统同步接口，源同步接口通常存在于两个芯片之间，其时钟和数据之间的关系是局部的，时延关系相对精确简单，因此非常适合高速数据传输。随着数据接口速度和带宽需求的不断增长，源同步接口逐渐成为主流，广泛应用在高速信号传输领域，如SPI-4.2、XGMII和DDR SDRAM等。

LVDS具有传输速率快和抗干扰性强的特点，正逐渐成为宽带高速系统设计的主流接口标准。目前广泛应用在高速信号传输领域的源同步接口，大部分采用LVDS作为接口电平。例如，系统包接口SPI-4.2采用1对LVDS时钟信号加16对数据信号同时传送数据。

1 源同步偏斜分析

相对于系统同步传输技术，源同步技术可以支持较高的传输速率，但当数据传输速率非常高时，同样存在无法正确接收数据的问题。在源同步接口设计中，接收端对多位数据(如16位)进行并行接收，要求数据和时钟到达保持同步。在理想情况下，时钟沿在各数据信号有效窗口的中间时刻到达，以提供最大的时序余量，但由于PCB走线传输路径的不同，导致数据与数据之间存在偏斜。当数据传输速率较高时，数据有效采样窗口越来越小，时序余量无法满足，导致接收端无法采集到正确数据。

偏斜的产生受静态和动态因素影响，静态因素包括电路板走线长度变化、连接器使用和芯片I/O引脚的传输时延差异等;动态因素包括PCB制作工艺、板卡电压和温度的变化等。源同步接口的偏斜分为“位偏移”和“字偏移”。采样时钟沿不在各数据窗口的中心位置采样，可能会导致数据采样保持时间不够长，易发生采样到的数据比特位瞬间突变，从而导致接收数据不稳定，称为位偏移。图7中三个数据通道的时钟沿都没在数据眼图中心位置采样，即为位偏移。采样接收后的各数据信号之间不同步，使得同时在发送端发送的数据在接收端不能同时被采样，导致接收的数据无效，称为字偏移。图3中以数据通道1的数据为基准，数据通道2的数据有-1个时钟周期的偏移，数据通道3有+1个时钟周期的偏移，存在字偏移。

图3 数据偏移示意图

2 去偏斜解决方案

在源同步接口设计中,随着数据接口速度和带宽的不断提高,数据有效窗口不断缩减，时序余量很难得到保证，可采用去偏斜方案解决源同步设计的难题。如图8所示为高速总线中的去偏移示意图，去偏移设计的目的就是将图4(a)中受到位偏移和字偏移影响的数据总线波形调整为4(b)中的理想波形，在去偏移过程中需调整位偏移和字偏移。

图4 高速总线中的去偏斜示意图

目前解决偏斜的方案包括静态相位调整和动态相位调整技术。

2.1 静态相位调整

静态相位调整(StaticPhase Alignment，SPA)可以从调整物理路径开始，通过调整时钟线和数据线长度，使时钟和数据、数据和数据传输线尽可能等长，受外部环境的影响较为接近，各数据线之间的传输差异可相互抵消，因此能较好保证正确的信号采样。考虑到时钟和数据信号经过不同物理路径传输，时钟和数据的相位存在不确定性，时钟采样点不在所有数据信号窗的中心位置，因此需对时钟的相位进行调整，使得采样时钟能稳定在数据信号的中心位置采样数据。

以在FPGA中实现静态相位调整为例，可以使用DCM、PLL或MMCM的相位调整功能，产生多个不同相位的采样时钟，观察哪些相位能准确地采集到输入数据，然后选择可以正确采样数据的时钟作为正常工作时的采样时钟。例如，可以通过PLL时钟管理器产生 0°、45°、90°、135°、…、315°共8个相位时钟，若检测到90°、135°、180°这3个相位的时钟都可以正确采样数据，则选择中间的135°时钟作为采样时钟，使得采样数据信号具有更大的时序余量。

SPA调整过程需耗费大量时间和精力，才能得到较好的调整结果，而且调整的效果和粒度较粗，因此SPA可适用的采样时钟频率在200MHz左右。由于SPA设定的静态参数只针对板卡当前的物理状态，所以静态调整参数一旦配置后就不再变化，不能适应由 PCB制作工艺、电压、温度变化引起的传输线偏差。当外部物理条件发生变化后，SPA设定的参数通常需重新调整，需要再次进行静态相位调整。综上所述，SPA方法对消除静态因素引起的偏移效果较好，但对动态因素引起的偏移无法有效消除。

2.2 动态相位调整

动态相位调整(DynamicPhase Alignment，DPA)是指根据当前各数据线的物理状态，实时对各数据线进行去偏移操作，使得采样时钟始终位于数据窗口的中心位置。DPA技术根据周期性发送的训练序列(在SPI-4.2中的训练序列为“00000000001111111111”)对数据进行对齐和相位调整，初次调整过程可以消除当前物理环境参数引起的偏移，此后间隙性发送训练序列，对数据线相位进行实时调整，可以很好地消除由环境参数变化导致的偏移。

Altera StratixGX或StratixIIFPGA中集成有专用的DPA模块，内部产生8个不同的相位时钟分别对数据进行采样，根据采样结果选择最佳的相位，作为本通道的最终采样时钟。在Xilinx公司的Virtex系列FPGA中，每个I/O引脚都带有输入/输出延迟单元 IODELAY，并有高速串并转换器ISERDES核，通过上述IP核可以对接收数据进行实时动态相位调整，详细的DPA实现过程会在第7节重点介绍。

DPA技术消除了由时钟到数据或数据到数据的偏移引发的信号对齐问题，简化了印制电路板(PCB)的设计。DPA技术使通信接口能够不断适应外部环境的变化，避免由于相位偏移而导致的数据采样错误，保证了数据的可靠传输。相对于静态相位调整，DPA技术调整的偏斜粒度更小，且具有实时偏斜检测功能，在接口传输过程中可以随时进行 DPA操作，实时消除环境变化造成的偏斜变化，因此越来越多的高速源同步接口都采用了DPA技术。

动态相位调整(DynamicPhase Alignment，DPA)是指根据当前各数据线的物理状态，实时对各数据线进行去偏移操作，使得采样时钟始终位于数据窗口的中心位置。DPA技术根据周期性发送的训练序列(在SPI-4.2中的训练序列为“00000000001111111111”)对数据进行对齐和相位调整，初次调整过程可以消除当前物理环境参数引起的偏移，此后间隙性发送训练序列，对数据线相位进行实时调整，可以很好地消除由环境参数变化导致的偏移。

Altera StratixGX或StratixIIFPGA中集成有专用的DPA模块，内部产生8个不同的相位时钟分别对数据进行采样，根据采样结果选择最佳的相位，作为本通道的最终采样时钟。在Xilinx公司的Virtex系列FPGA中，每个I/O引脚都带有输入/输出延迟单元 IODELAY，并有高速串并转换器ISERDES核，通过上述IP核可以对接收数据进行实时动态相位调整，详细的DPA实现过程会在第7节重点介绍。

DPA技术消除了由时钟到数据或数据到数据的偏移引发的信号对齐问题，简化了印制电路板(PCB)的设计。DPA技术使通信接口能够不断适应外部环境的变化，避免由于相位偏移而导致的数据采样错误，保证了数据的可靠传输。相对于静态相位调整，DPA技术调整的偏斜粒度更小，且具有实时偏斜检测功能，在接口传输过程中可以随时进行 DPA操作，实时消除环境变化造成的偏斜变化，因此越来越多的高速源同步接口都采用了DPA技术。