时间：2024.12.14

时钟对于 FPGA 是非常重要的，但板载晶振提供的时钟信号频率是固定的，不一定满足工程需求，所以使用分频或倍频产生需要的时钟是很有必要的。

一、学习内容

1.分频器

      分频器是数字系统设计中最常见的基本电路之一。所谓“分频”，就是把输入信号的频率变成成倍数地低于输入频率的输出信号。

      它的原理是：把输入的信号作为计数脉冲，由于计数器的输出端口是按一定规律输出脉冲的，所以对不同的端口输出的信号脉冲，就可以看作是对输入信号的“分频”。

       至于分频频率是怎样的，由选用的计数器所决定。如果是十进制的计数器那就是十分频，如果是二进制的计数器那就是二分频，还有四进制、八进制、十六进制等等以此类推。

分频器分为偶数分频器和奇数分频器，分频器是和计数器非常类似的功能，有时候甚至可以说就是一个东西。

2.时钟

数字电路中时钟占有很重要的地位，时间的计算都要以时钟作为基本的单元。一般来说我们使用的开发板上面只有一个晶振，即只有一种频率的时钟。但在数字系统设计中，经常需要对基准时钟进行不同倍数的分频而得到各模块所需的时钟频率，若是想得到比固定的时钟频率更慢的时钟，可以将该固定时钟进行分频，若是想得到比固定时钟频率更快的时钟，则可以在固定时钟频率的基础上进行倍频。

无论分频和倍频，我们都有两种方式可以选择，一种是器件厂商提供的锁相环（PLL，后面章节会讲解），另一种是自己动手来用 Verilog 代码描述。

二、实验

1.实验目标

实现对系统时钟进行 6 分频的偶数分频电路的设计。

2.硬件资源

使用板卡引出 I/O 口 F15 进行时钟输出。

 3.模块框图