文章目录
- 一、SDRAM简介
- 二、SDRAM存取结构以及原理
- 2.1 BANK以及存储单元结构
- 2.2 功能框图
- 2.3 SDRAM速度等级以及容量计算
- 三、SDRAM操作命令
- 3.1 禁止命令： 4'b1xxx
- 3.2 空操作命令：4'b0111
- 3.3 激活命令：4'b0011
- 3.4 读命令：4'b0101
- 3.5 写命令 ：4'b0100
- 3.6 突发中止命令 ：4'b0110
- 3.7 预充电命令 ：4'b0010
- 3.8 刷新命令：4'b0001
- 3.9 配置模式寄存器命令：4'b0000
- 四、FPGA实现SDRAM读写操作
- 4.1 系统框图
一、SDRAM简介
SDRAM是“Synchronous Dynamic Random Access Memory”的缩写，也叫同步、动态、 随机、 存取器。因为其单位存储量大、高数据带宽、读写速度快、价格相对便宜等优点被广泛使用在各行各业。同时，其升级版的DDR作为电脑内存也被广泛使用。
- 同步：是指SDRAM工作需要同步时钟，内部的命令的发送与数据的传输都以此时钟为基准，同步时钟是由控制器（CPU/FPGA）发出；
- 动态：是指SDRAM需要不断的刷新来保证数据不丢失；
- 随机：是指数据不是线性依次存储，而是自由指定地址进行数据读写。
二、SDRAM存取结构以及原理
2.1 BANK以及存储单元结构
SDRAM存取数据结构不同于FIFO和RAM，可以把SDRAM存取结构类比成表格结构，如下图所示。想要对一个存储单元进行读写操作，可以通过行地址和列地址来定位到所想要操作的存储单元。
把这种N行N列的“表格”称为一个逻辑BANK也叫 L-bank。通常SDRAM里面存在多个逻辑BANK，因此想要读写操作需要先指定一个逻辑BANK然后通过行地址和列地址定位到想要读写的存储单元。“表格”中的一个单元格是SDRAM的一个存储单元，一个存储单元里可以存放一个或者多个bit的数据，其中存放一个bit的存储单元结构入下图所示：
由上图可以看出，一个存储单元是由两个选通三极管以及电容组成。当电容的电荷高于设定阈值时，表示存储的为高电平，否者为低电平。由于电容不是理想的电容，因此电容的电荷量会随着时间的移动慢慢减少。所以需要定时不断地给电容充电来保持数据的稳定，这就体现了SDRAM的动态特性。
2.2 功能框图
打开芯片数据手册，我们可以看到SDRAM功能框图如下：
由功能框图可以看出，SDRAM结构包含一个逻辑控制单元，其中包含了（命令解码单元和模式寄存器）、包含了一个地址寄存器（行列地址复用）、刷新计数器、BANK控制器、四个BANK、以及数据输出寄存器等等。外部通过 CS_N、RAC_N、CAS_N、WE_N 以及地址总线向逻辑控制单元输入命令，命令经过命令解码器进行译码后，将控制参数保存到模式寄存器中，逻辑控制单元进而控制逻辑运行。SDRAM器件引脚图如下所示：
# 符号表示该信号为低电平有效。破折号 (-) 表示 x8 和 x4 引脚功能与 x16 引脚功能相同。以镁光生产的4 Meg x 16 x 4 banks的SDRAM为例，引脚说明如下：
| 引脚名称 | 位宽 | 类型 | 功能描述 |
|---|---|---|---|
| CLK | 1bit | input | SDRAM工作所需的系统时钟：所有信号都在CLK上升沿采样 |
| CKE | 1bit | input | 时钟使能信号：高电平时才能操作SDRAM |
| CS# | 1bit | input | 片选信号：低电平时有效，高电平时屏蔽所有输入输出端口，CLK，CKE，DQM除外 |
| CAS# | 1bit | input | 列选通信号：低电平时A[8:0]为输入的列地址 |
| RAS# | 1bit | input | 行选通信号：低电平时A[12:0]为输入的行地址 |
| WE# | 1bit | input | 写使能信号：低电平时有效，{CS#,CAS#,RAS#,WE#}构成SDRAM操作命令 |
| DQM[1:0] | 2bit | input | 数据掩码信号：高位掩码高字节数据，低位掩码低字节数据 |
| BA[1:0] | 2bit | input | BANK地址信号 |
| A[12:0] | 13bit | input | 地址总线，不同命令下有不同含义 |
| DQ[15:0] | 16bit | inout | 输入和输入数据复用的数据总线 |
2.3 SDRAM速度等级以及容量计算
打开芯片数据手册，最开始位置我们可以看到本数据手册支持这三种SDRAM。
- MT48LC16M16A2：代表镁光公司生产的SDRAM型号，不同厂商生产的SDRAM命名各不相同。
- 4 Meg x 16 x 4 banks：4 Meg表示一个BANK的存储单元数量，16表示一个存储单元所占的bit数，4bank表示一共有四个bank
SDRAM容量数=一个bank存储单元数量✖一个存储单元的位宽✖bank数量。例如：4 Meg x 16 x 4 banks的SDRAM容量= 8192✖4096✖16✖4 = 2147483648 bit = 268435456 Byte=256MB
由上图可以看出，不同速度等级对应的最大系统时钟频率不同。CL为列选通潜伏期， t R C D ^tRCD tRCD, t R P ^tRP tRP分别为自激活等待时间和预充电等待时间。
三、SDRAM操作命令
对SDRAM的操作都是通过由{CS_N、RAS_N、CAS_N、WE_N} 四路控制信号构成指令来的， 数据手册也提供了SDRAM的指令集，如图所示：
3.1 禁止命令： 4’b1xxx
无论CKE是否有效，COMMAND INHIBIT （禁止命令）都会阻止器件执行新命令。该设备被取消选择，已经进行的操作命令不受影响。
3.2 空操作命令：4’b0111
该命令给被选中的 SDRAM 芯片传递一个空操作信息，目的是为了防止 SDRAM 处于空闲或等待状态时，SDRAM被其他命令写入，已经进行的操作命令不受影响。
3.3 激活命令：4’b0011
该命令用于激活指定bank中的某一行。{BA0,BA1}的值用于选择哪个bank，地址总线A[12:0]用于选择哪一行。激活该行后，该行一直保持激活状态，并可以进行后续读/写操作，操作完成后，只有执行一次预充电命令(Precharge)后，被激活的特定行被关闭。每次激活只能激活一个Bank，同一个Bank 中每次只能激活一行，当需要对同一 L-Bank 中其他行进行操作时， 必须先执行一个预充电命令关闭当前行，再激活另一行进行操作。激活命令示意图如下：
3.4 读命令：4’b0101
读命令用于对已经激活的bank和行进行读操作。A10的值决定是否在读操作完成后对该行进行预充电来关闭该行。如果为低电平，则继续保持该行的激活状态，后续也能继续进行读写操作。{BA1,BA0}选择想要读取的bank，A0-A9选择哪一行，读命令操作示意图如下：
3.5 写命令 ：4’b0100
写命令用于对已经激活的bank和行进行写操作。A10的值决定是否在读操作完成后对该行进行预充电来关闭该行。如果为低电平，则继续保持该行的激活状态，后续也能继续进行读写操作。{BA1,BA0}选择想要写入的bank，A0-A9选择哪一行，写命令操作示意图如下：
3.6 突发中止命令 ：4’b0110
SDRAM 处于读/写操作过程中可被写入，突发停止操作被用来截断固定长度或者整页长度的突发，执行突发停止命令后，最近执行的数据读写操作被终止。
3.7 预充电命令 ：4’b0010
该命令用于关闭指定bank中打开行或所有bank中打开的行。在发出预充电命令后的指定时间 ( t R P ^tRP tRP)后，相对应的bank才能用于后续的行访问。输入 A10 确定是对指定bank还是所有bank进行预充电，如果仅对指定bank进行预充电，则输入 BA0 和 BA1 选择该bank。Bank 预充电后，它处于空闲状态，必须在向该 Bank 发出任何 READ 或 WRITE 命令之前重新激活它。
3.8 刷新命令：4’b0001
前面提到，由于电容会产生漏电流，因此必须在电容电荷量泄露完成之前对电容进行充电，这就叫刷新。目前国际公认的标准是，存储体中电容的数据有效保存期上限是 64ms，也就是说每一行刷新的循环周期最大为 64ms，那么刷新速度就是：行数/64ms。例如8192行的SDRAM刷新周期就为7.8125us。
刷新命令分为自动刷新和自刷新。在CKE为高电平时，执行自动刷新前必须执行预充电命令，来关闭所有bank。每次刷新后，需要等待相应周期后才能进行读写操作。在CKE为低电平时，执行自刷新，主要用于休眠状态下，对数据的保存。
3.9 配置模式寄存器命令：4’b0000
该命令只有所有bank 均处于空闲状态时才可被写入，否则配置出错，而且在执行此命令后，SDRAM 必须等待相应的响应时间 t R S C ^tRSC tRSC(Register Set Cycle)后，才可写入新的命令。在配置模式寄存器时，需要使用地址总线来辅助配置，如下图所示：
- A0,A1,A2 控制数据突发长度。突发长度可设置为1、2、4、8 和整页，单位为字节，整页表示一次突发传输一整行的数据量。若在数据读写操作时不使用突发传输，此时可等效为突发长度为 1 字节，每次读写数据时，都要对存储单元进行寻址，如果要实现连续的读写操作，就要不断地发送列地址和读/写命令。下图是突发长度设置为4的读操作时序图：
由图可以看出，若使用突发传输，只要指定起始列地址和突发长度，内存就会依次地自动对后面相应数量的存储单元进行读写操作，这样，除了第一笔数据传输需要若干个（CL）周期外，其后的每个数据只要一个周期即可获得。下图是突发长度不设置突发长度的读操作时序图：
- A3设置突发类型，0为顺序突发，1为隔行突发。具体突发顺序如下图所示：
一般情况下都设置为顺序突发。
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A4,A5,A6设置列选通潜伏期，是指从读命令被寄存到数据总线上到出现第一个有效数据之间的时钟周期间隔，列选通潜伏期可被设置为 2 个或 3 个时钟周期，如下图所示。
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A7,A8设置操作模式，SDRAM 存在标准模式、测试模式等多种模式，但对于普通用户，只开放了标准模式，在使用 SDRAM 时只需将 A7,A8 设置为低电平进入标准模式即可。
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A9设置写突发模式：当 A9 = 0 时，通过 A[2:0] 编程的突发长度适用于读和写突发；当M9 = 1时，编程的突发长度适用于读突发，但是写操作不是突发，一次只能写一个数据
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A12,A11，A10 保留。
四、FPGA实现SDRAM读写操作
实现uart接收数据到SDRAM中，然后从SDRAM读出来再通过uart发送出去。
4.1 系统框图
（未完待续）
