1，只是阐述wns报警的一种情况，不是本人这种情况的请找其他大神。

2，implement 之后时序报错，wns为负数。

3，打开open implemented design 下的 report timing summary ,观察报告

4，报错的路径是intra clock ,这是一个时钟域内路径问题

5，检查确定报错的是setup ,双击红点，双击路径，可以看经过的cell

6，根据路径，确定这是一个组合逻辑的模块。根据报告，确定这个组合逻辑时间超过一个周期

7，解决set up 的方法搜索了下，有组合逻辑流水线，降低频率等。根据这次的实际情况，选择修改约束。原因很简单，这个组合逻辑不能修改，时钟也不能修改，只有修改约束。这里是在一个时钟路径内部，所以需要的是同频率同相位时钟的多周期约束。

8，约束语句：set_multicycle_path。 可以打开open implemented design 下的，选择edit time constraint .选择 multiclcyle_path ,输入起始点和终点，start point /end point 

9,  需要修的点比较多，推荐用正则表达式

set_multicycle_path -setup -from [get_pins -hierarchical -regexp {.*xxx_reg\[[0-9]*[0-9]\]/C$.*}] -to [get_pins -hierarchical -regexp {.*xxx/inst/temp_r_reg\[[0-9]*[0-9]\]/D.*}] 2

set_multicycle_path -hold -from [get_pins -hierarchical -regexp {.*xxx_reg\[[0-9]*[0-9]\]/C$.*}] -to [get_pins -hierarchical -regexp {.*xxx/inst/temp_r_reg\[[0-9]*[0-9]\]/D.*}] 1

不懂正则表达式的建议学下。上手不难

10 跑了数次，将所有需要修订的路径修改完毕。

11 WNS正常