FPGA PCIe PIO代码的学习

背景

应用场景

代码架构分析

结论

背景

本项目是基于xinlinx官方的PCIe IP 7 series integrated block for PCI Express。根据官方的例程加上官方给的example，对代码进行分析。

应用场景

对一些速率要求不高的，比如IO操作，推荐使用此IP进行设计，虽然相比其他的IP较为复杂，需要对PCIe协议有所了解，但是对于研发而言，这未必不是好事。

代码架构分析

这个工程结构，包含两个部分。

第一部分：PCIE IP核，此部分包含数据链路层核物理层

第二部分：app部分，此部分主要是用户接口部分，为AXI总线结构，需要解析其中的TLP包。

根据顶层文件，对数据流进行分析：

PIO_EP_MEM_ACCESS 用于控制FPGA的存储器的读写；

PIO_RX_ENGINE 是接收引擎，用于接收、解析TLP；

PIO_TX_ENGINE 是发送引擎，用于组装、发送TLP；

PIO_TO_CTRL 是终端Turn-Off控制单元，用来响应主机CPU的电源关闭消息的ACK。

首先差分接收接口（rxn、rxp）接收到信号，信号经过物理层、数据链路层、事务层之后变成TLP进入接收引擎（PIO_RX_ENGINE ）进行解析；接着根据标头判断这个TLP是读存储器还是写存储器，若是写存储器，就将下一个TLP中的地址和数据解析出来（因为这里一次发送64bit，所以第一个TLP中不包含地址和数据，第二个TLP中包含地址和数据），然后通过PIO_EP_MEM_ACCESS 模块将数据写入指定的地址中；若是读存储器，就将下一个TLP中包含的地址解析出来，再通过PIO_EP_MEM_ACCESS 模块将数据从指定的地址中读取出来，然后经过发送引擎（PIO_TX_ENGINE ）进行完成包拼接，最后通过事务层、数据链路层、物理层封装之后，通过差分发送接口（txn、txp）将数据发送出去。

进入PIO_RX_RST_START 状态，这是一个复位状态，在复位状态中，首先判断sop 信号是否有效，sop 信号是TLP开始的信号，若这个信号无效，则程序会一直在复位状态中直到sop 信号有效；若sop 信号有效，根据上文一个简单的TLP 中分析可知，TLP的24~30位代表着这个TLP的类型，所以接着分析m_axis_rx_tdata[30:24] 判定包的类型。

m_axis_rx_tready 信号标志着接受设备是否准备好接收TLP，所以当接收到一个TLP后m_axis_rx_tready <= 1’b0 ，表示刚接收到一个TLP，还没有准备好接收下一个，等到当前TLP处理完之后才能准备好接收下一个TLP。
m_axis_rx_tdata[9:0] 是代表当前TLP的Length，这个Length表示这个TLP中数据的数量，单位是DW（64bit），m_axis_rx_tdata[9:0]==10’b1这是因为PIO通常一次传输一个DW数据。

PIO_RX_WAIT_STATE 状态是一个等待完成状态，在该状态下，程序先通过tlp_type 和compl_done 两个信号为条件进行判定。
tlp_type 表示当前TLP的类型，compl_done 表示完成包已经发送完成，由发送引擎反馈给接收引擎。在PIO_RX_MEM_RD32_DW1DW2状态中有的req_compl 、req_compl_wd 和req_addr 三个信号，其中req_addr 信号输入到存储器模块中读取该地址下数据，然后又将数据发送到发送引擎中。req_compl和req_compl_wd这两个信号输入到发送引擎中用以合成完成报文，当合成完成报文并发送之后，发送引擎产生compl_done 信号，表明完成包已经发送完成，该信号输入到接收引擎中，这时表明一个存储器读请求已经完成，所以在PIO_RX_WAIT_STATE 状态中将m_axis_rx_tready信号置1，表明接收引擎准备好可以接收下一个TLP了，状态又跳转到PIO_RX_RST_STATE状态。
以上完成对PIO_RX_MEM_RD32_FMT_TYPE 这个存储器读请求的分析，总的来说就是在这个TLP中包含req_compl 、req_compl_wd 和req_addr 三个重要信号，req_compl 和req_compl_wd 告诉发送引擎发送一个带数据的完成包；req_addr 信号先传入发送引擎中截取出存储器地址，在传入存储器模块读取这个地址下的数据，返回到发送引擎中作为完成包的数据，这样就完成了存储器读请求TLP的操作。